FPGA的設計方法與要求ppt課件

1、1.2 FPGA的設計方法與要求 n1.2.1現(xiàn)代數(shù)字系統(tǒng)的設計方法n傳統(tǒng)的數(shù)字系統(tǒng)設計一般是采用搭積木式的方法進行，即由器件搭成電路板，由電路板搭成數(shù)字系統(tǒng)。系統(tǒng)常用的“積木塊是固定功能的標準集成電路，如 74/54系列TTL）、4000/4500系列CMOS芯片和一些固定功能的大規(guī)模集成電路。設計者根據(jù)需要選擇合適的器件，由器件組成電路板，最后完成系統(tǒng)設計。傳統(tǒng)的數(shù)字系統(tǒng)設計只能對電路板進行設計，通過設計電路板來實現(xiàn)系統(tǒng)功能。 1.2.1現(xiàn)代數(shù)字系統(tǒng)的設計方法n進入到20世紀90年代以后， EDA電子設計自動化技術的發(fā)展和普及給數(shù)字系統(tǒng)的設計帶來了革命性的變化。在器件方面，可編程邏輯器件飛

2、速發(fā)展。利用EDA工具，采用可編程邏輯器件，正在成為數(shù)字系統(tǒng)設計的主流。 n采用可編程邏輯器件通過對器件內(nèi)部的設計來實現(xiàn)系統(tǒng)功能，是一種基于芯片的設計方法。設計者可以根據(jù)需要定義器件的內(nèi)部邏輯和管腳，將電路板設計的大部分工作放在芯片的設計中進行，通過對芯片設計實現(xiàn)數(shù)字系統(tǒng)的邏輯功能。靈活的內(nèi)部功能塊組合、管腳定義等，可大大減輕電路設計和電路板設計的工作量和難度，有效地增強設計的靈活性，提高工作效率。同時采用可編程邏輯器件，設計人員在實驗室可反復編程，修改錯誤，以期盡快開發(fā)產(chǎn)品，迅速占領市場。基于芯片的設計方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能和可靠性。 n采用可編程

3、邏輯器件芯片和EDA軟件，在實驗室里就可以完成數(shù)字系統(tǒng)的設計和生產(chǎn)。可以實現(xiàn)無芯片EDA公司，專業(yè)從事IP模塊生產(chǎn)。也可以實現(xiàn)無生產(chǎn)線集成電路設計公司的運作?？梢哉f，當今的數(shù)字系統(tǒng)設計已經(jīng)離不開可編程邏輯器件和EDA設計工具。 1. EDA技術技術 n（1EDA技術的內(nèi)涵技術的內(nèi)涵nEDAElectronics Design Automation即電子設計自動化。現(xiàn)即電子設計自動化?，F(xiàn)在數(shù)字系統(tǒng)設計依靠手工已經(jīng)無法滿在數(shù)字系統(tǒng)設計依靠手工已經(jīng)無法滿足設計要求，設計工作需要在計算機足設計要求，設計工作需要在計算機上采用上采用EDA技術完成。技術完成。EDA技術以計技術以計算機硬件和系統(tǒng)軟件為基本

4、工作平臺，算機硬件和系統(tǒng)軟件為基本工作平臺，采用采用EDA通用支撐軟件和應用軟件包，通用支撐軟件和應用軟件包，在計算機上幫助電子設計工程師完成在計算機上幫助電子設計工程師完成電路的功能設計、邏輯設計、性能分電路的功能設計、邏輯設計、性能分析、時序測試直至析、時序測試直至 PCB印刷電路板印刷電路板的自動設計等。在的自動設計等。在EDA軟件的支持下，軟件的支持下，設計者完成對系統(tǒng)功能的進行描述，設計者完成對系統(tǒng)功能的進行描述，由計算機軟件進行處理得到設計結果。由計算機軟件進行處理得到設計結果。利用利用EDA設計工具，設計者可以預知設計工具，設計者可以預知設計結果，減少設計的盲目性，極大設計結果，

5、減少設計的盲目性，極大地提高設計的效率。地提高設計的效率。 （1EDA技術的內(nèi)涵技術的內(nèi)涵nEDA通用支撐軟件和應用軟件包涉及到電路和系統(tǒng)、數(shù)據(jù)庫、圖形學、圖論和拓撲邏輯、計算數(shù)學、優(yōu)化理論等多學科，EDA軟件的技術指標有自動化程度，功能完善度，運行速度，操作界面，數(shù)據(jù)開放性和互換性不同廠商的EDA軟件可相互兼容等。n EDA技術包括電子電路設計的各個領域：即從低頻電路到高頻電路、從線性電路到非線性電路、從模擬電路到數(shù)字電路、從分立電路到集成電路的全部設計過程，涉及到電子工程師進行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品生產(chǎn)的全過程中期望由計算機提供的各種輔助工作。（2） EDA技術的基本特征技術的基本

6、特征n采用高級語言描述，具有系統(tǒng)級仿真和綜合能力是EDA技術的基本特征。與這些基本特征有關的幾個概念是：n并行工程和“自頂向下設計方法n硬件描述語言HDL）n邏輯綜合與優(yōu)化n開放性和標準化n庫Library） 并行工程和并行工程和“自頂向下設自頂向下設計方法計方法n并行工程是一種系統(tǒng)化的、集成化的、并行的產(chǎn)品及相關過程的開發(fā)模式相關過程主要指制造和維護）。這一模式使開發(fā)者從一開始就要考慮到產(chǎn)品生存周期的質(zhì)量、本錢、開發(fā)時間及用戶的需求等等諸多方面因素?！眓 “自頂向下”（Topdown的設計方法從系統(tǒng)級設計入手，在頂層進行功能方框圖的劃分和結構設計；在方框圖一級進行仿真、糾錯，并用硬件描述語言

7、對高層次的系統(tǒng)行為進行描述；在功能一級進行驗證，然后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，其對應的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐??！?Topdown設計方法有利于在早期發(fā)現(xiàn)產(chǎn)品結構設計中的錯誤，提高設計的一次成功率，在EDA技術中被廣泛采用。 硬件描述語言硬件描述語言HDL）n用硬件描述語言進行電路與系統(tǒng)的設計是當前EDA技術的一個重要特征。硬件描述語言突出優(yōu)點是：語言的公開可利用性；設計與工藝的無關性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設計；便于設計的復用和繼承等。與原理圖輸入設計方法相比較，硬件描述語言更適合規(guī)模日益增大的電子系統(tǒng)。硬件描述語言使得設計者在比較抽象的

8、層次上描述設計的結構和內(nèi)部特征，是進行邏輯綜合優(yōu)化的重要工具。目前最常用的IEEE標準硬件描述語言有VHD L和Verilog-HDL。 邏輯綜合與優(yōu)化邏輯綜合與優(yōu)化n邏輯綜合功能將高層次的系統(tǒng)行為設計自動翻譯成門級邏輯的電路描述，做到了設計與工藝的獨立。優(yōu)化則是對于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小、更快的綜合結果替代一些復雜的邏輯電路單元，根據(jù)指定的目標庫映射成新的網(wǎng)表。 開放性和標準化開放性和標準化nEDA系統(tǒng)的框架是一種軟件平臺結構，它為不同的EDA工具提供操作環(huán)境?？蚣芴峁┡c硬件平臺無關的圖形用戶界面以及工具之間的通信、設計數(shù)據(jù)和設計流程的管理，以及各種與數(shù)據(jù)

9、庫相關的服務項目等。一個建立了符合標準的開放式框架結構EDA系統(tǒng)，可以接納其他廠商的EDA工具一起進行設計工作?？蚣茏鳛橐惶资褂煤团渲肊DA軟件包的規(guī)范，可以實現(xiàn)各種EDA工具間的優(yōu)化組合，將各種EDA工具集成在一個統(tǒng)一管理的環(huán)境之下，實現(xiàn)資源共享。nEDA框架標準化和硬件描述語言等設計數(shù)據(jù)格式的標準化可集成不同設計風格和應用的要求導致各具特色的 EDA工具在同一個工作站上。集成的EDA系統(tǒng)不僅能夠?qū)崿F(xiàn)高層次的自動邏輯綜合、版圖綜合和測試碼生成，而且可以使各個仿真器對同一個設計進行協(xié)同仿真，進一步提高了EDA系統(tǒng)的工作效率和設計的正確性。庫庫Library）n庫是支持EDA工具完成各種自動設計

10、過程的關鍵。EDA設計公司與半導體生產(chǎn)廠商緊密合作、共同開發(fā)了各種庫，如邏輯模擬時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等等，這些庫支持EDA工具完成各種自動設計。 （3EDA的基本工具的基本工具nEDA工具的整體概念是電子系統(tǒng)設計自動化。EDA的物理工具完成和解決設計中如芯片布局、印刷電路板布線、電氣性能分析，設計規(guī)則檢查等問題的物理工具?；诰W(wǎng)表、布爾邏輯、傳輸時序等概念的邏輯工具，設計輸入采用原理圖編輯器或硬件描述語言進行，利用EDA系統(tǒng)完成邏輯綜合、仿真、優(yōu)化等過程，生成網(wǎng)表或VHDL、Verilog-HDL的結構化描述。細分有：編輯器、仿真器、檢查/分析

11、工具、優(yōu)化綜合工具等。n文字編輯器在系統(tǒng)級設計中用來編輯硬件系統(tǒng)的描述語言如VHDL和Verilog-HDL，在其他層次用來編輯電路的硬件描述語言文本如SPICE的文本輸入。n圖形編輯器用于硬件設計的各個層次。在版圖級，圖形編輯器用來編輯表示硅工藝加工過程的幾何圖形。在高于版圖層次的其他級，圖形編輯器用來編輯硬件系統(tǒng)的方框圖、原理圖等。典型的原理圖輸入工具包括基本單元符號庫基本單元的圖形符號和仿真模型）、原理圖編輯器的編輯功能、產(chǎn)生網(wǎng)表的功能3個組成部分。 n仿真器又稱模擬器，用來幫助設計者驗證設計的正確性。在硬件系統(tǒng)設計的各個層次都要用到仿真器。在數(shù)字系統(tǒng)設計中，硬件系統(tǒng)由數(shù)字邏輯器件以及它

12、們之間的互連來表示。仿真器的用途是確定系統(tǒng)的輸入/輸出關系，所采用的方法是把每一個數(shù)字邏輯器件映射為一個或幾個過程，把整個系統(tǒng)映射為由進程互連構成的進程網(wǎng)絡，這種由進程互連組成的網(wǎng)絡就是設計的仿真模型。 n檢查/分析工具在集成電路設計的各個層次都會用到。在版圖級，采用設計規(guī)則檢查工具來保證版圖所表示的電路能被可靠地制造出來。在邏輯門級，檢查/分析工具用來檢查是否有違反扇出規(guī)則的連接關系。時序分析器用來檢查電路中的最大和最小延時。n 優(yōu)化/綜合工具可以將硬件的高層次描述轉(zhuǎn)換為低層次描述，也可以將硬件的行為描述轉(zhuǎn)換為結構描述，轉(zhuǎn)換過程通常伴隨著設計的某種改進。如在邏輯門級，可用邏輯最小化來對布爾表

13、達式進行簡化。在寄存器級，優(yōu)化工具可用來確定控制序列和數(shù)據(jù)路徑的最優(yōu)組合。 2. 現(xiàn)代數(shù)字系統(tǒng)的設計方法現(xiàn)代數(shù)字系統(tǒng)的設計方法 n現(xiàn)代數(shù)字系統(tǒng)的設計采用“ Topdown”（自頂向下設計方法，設計步驟如右邊圖1.2.1所示。 n在“ Topdown”（自頂向下的設計方法中，設計者首先需要對整個系統(tǒng)進行方案設計和功能劃分，擬訂采用一片或幾片專用集成電路ASIC來實現(xiàn)系統(tǒng)的關鍵電路，系統(tǒng)和電路設計師親自參與這些專用集成電路的設計，完成電路和芯片版圖，再交由IC工廠投片加工，或者采用可編程ASIC例如 CPLD和 FPGA現(xiàn)場編程實現(xiàn)。 n在“ Topdown”（自頂向下的設計中，行為設計確定該電子

14、系統(tǒng)或VLSI芯片的功能、性能及允許的芯片面積和成本等。結構設計根據(jù)系統(tǒng)或芯片的特點，將其分解為接口清晰、相互關系明確、盡可能簡單的子系統(tǒng)，得到一個總體結構。這個結構可能包括算術運算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機等。邏輯設計把結構轉(zhuǎn)換成邏輯圖，設計中盡可能采用規(guī)則的邏輯結構或采用經(jīng)過考驗的邏輯單元或模塊。電路設計將邏輯圖轉(zhuǎn)換成電路圖，一般都需進行硬件仿真，以最終確定邏輯設計的正確性。版圖設計將電路圖轉(zhuǎn)換成版圖，如果采用可編程器件就可以在可編程器件的開發(fā)工具時進行編程制片。n利用HDL語言，采用“ Topdown”（自頂向下設計方法的設計系統(tǒng)硬件電路，一般分為三個步驟，如圖1.2.2所

15、示。 圖1.2.2 “ Topdown”（自頂向下設計系統(tǒng)硬件的過程行為描述： n對系統(tǒng)進行行為描述的目的是在系統(tǒng)設計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設計中存在的問題。在行為描述階段，考慮的是系統(tǒng)的結構及其工作過程是否能達到系統(tǒng)設計規(guī)格書的要求，并不考慮其實際的操作和算法用什么方法來實現(xiàn)。行為描述是對整個系統(tǒng)的數(shù)學模型的描述，其設計與器件工藝無關。寄存器傳輸描述RTL n（又稱數(shù)據(jù)流描述將行為方式描述的HDL程序，采用RTL方式描述，導出系統(tǒng)的邏輯表達式，再用仿真工具對RTL方式描述的程序進行仿真。如果仿真通過，就可以利用邏輯綜合工具進行綜合了。 邏輯綜合 n利用邏輯綜合工具，將

16、RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件門級網(wǎng)絡表），也可將綜合結果以邏輯原理圖方式輸出。此后再對邏輯綜合結果在門電路級上進行仿真，并檢查定時關系，如果一切正常，那么系統(tǒng)的硬件設計基本結束。 2. 現(xiàn)代數(shù)字系統(tǒng)的設計方法現(xiàn)代數(shù)字系統(tǒng)的設計方法n如果在某一層上仿真發(fā)現(xiàn)問題，就應返回上一層，尋找和修改相應的錯誤，然后再向下繼續(xù)未完的工作。n由邏輯綜合工具產(chǎn)生門級網(wǎng)絡表后，在最終完成硬件設計時，還可以有兩種選擇：一種是由自動布線程序?qū)⒕W(wǎng)絡表轉(zhuǎn)換成相應的ASIC芯片的制造工藝，定制ASIC芯片；第二種是將網(wǎng)絡表轉(zhuǎn)換成相應的PLD編程碼點，利用PLD完成硬件電路的設計。n利用HDL語言，采用“

17、 Topdown”（自頂向下設計方法具有以下優(yōu)點：n 在“ Topdown”（自頂向下的設計過程中，每一步都可以進行仿真，可以在系統(tǒng)設計過程發(fā)現(xiàn)設計存在的問題，可大大縮短系統(tǒng)的設計周期，降低費用，使電路設計更趨合理，其體積和功耗也可減小。 n 采用HDL語言，就可免除編寫邏輯表達式或真值表的過程，使設計難度大幅度下降，從而可以縮短設計周期。n 采用HDL語言設計系統(tǒng)硬件電路時，主要的設計文件是用HDL語言編寫的源程序，也可以將HDL語言編寫的源程序轉(zhuǎn)換成電原理圖形式輸出，降低了硬件電路設計難度，。n 用HDL語言的源程序作為歸檔文件資料量小，便于保存，可繼承性好。1.2.2 優(yōu)秀FPGA設計的

18、重要特征nFPGA可以替代其它PLD或者各種中小規(guī)模數(shù)字邏輯芯片在數(shù)字系統(tǒng)中廣泛應用。FPGA也是實現(xiàn)具有不同邏輯功能ASIC的有效的方法。FPGA是進行原型設計最理想的載體，原型機的最初框架和實現(xiàn)通過FPGA來驗證，可以降低成本、縮短開發(fā)周期。利用FPGA的可重配置功能，可以在使用過程中，在不改變所設計的設備的硬件電路情況下，改變設備的功能。n優(yōu)秀的FPGA設計與系統(tǒng)需求文檔SRD，System Requirement Document和客戶的規(guī)范保持一致。一個優(yōu)秀的FPGA設計不僅僅必須要達到客戶和系統(tǒng)的基本要求，而且需要具有可讀性、可重復性和可測性這三個重要的特征。n可讀性好要求：nFP

19、GA設計的原理圖和硬件描述語言設計應該包含有足夠詳細的注釋；n每張原理圖之間的關系以及硬件描述的模塊之間的互連關系的詳細說明；n各個模塊的詳細說明。1. 可讀性可讀性n例如，狀態(tài)機的文檔應當包含狀態(tài)圖或功能描述。布爾方程的實現(xiàn)過程也應該寫在文檔中，甚至應當寫在源代碼里面，包括簡化前的或簡化后的布爾方程。FPGA的設計文檔也應該包含用戶自己創(chuàng)建的約束文件，還應該說明在設計、實現(xiàn)和驗證階段使用的各個輸出文件。例如在綜合后，應當說明網(wǎng)表文件的硬件描述語言類型、目的等。n許多研究機構的研究表明：投入一定的時間寫好文檔，可以在調(diào)試、測試和維護設計過程中節(jié)省大量的時間。一個具有好文檔的和經(jīng)過驗證的電路設計，可以很容易地被重用，可以大大的節(jié)省開發(fā)時間。2. 可重復性可重復性 n可重復性要求：