第四章時序邏輯電路

1、第四章第四章 時序邏輯電路時序邏輯電路時序邏輯電路時序邏輯電路本章內(nèi)容概述鎖存器的設(shè)計(jì)觸發(fā)器的設(shè)計(jì)寄存器的設(shè)計(jì)計(jì)數(shù)器的設(shè)計(jì)乘法器的設(shè)計(jì)時序邏輯電路時序邏輯電路時序邏輯電路時序邏輯電路時序邏輯電路是一種輸出不僅與時序邏輯電路是一種輸出不僅與當(dāng)前的輸入有關(guān)，而且與其輸出當(dāng)前的輸入有關(guān)，而且與其輸出狀態(tài)的原始狀態(tài)有關(guān)的電路。相狀態(tài)的原始狀態(tài)有關(guān)的電路。相當(dāng)于在組合邏輯的輸入端加上了當(dāng)于在組合邏輯的輸入端加上了一個反饋輸入，在其電路中有一一個反饋輸入，在其電路中有一個存儲電路，可以將輸出的狀態(tài)個存儲電路，可以將輸出的狀態(tài)保持住。保持住。數(shù)字電路按其完成邏輯功能的不同特點(diǎn)，劃分為數(shù)字電路按其完成邏輯功能

2、的不同特點(diǎn)，劃分為組合組合邏輯電路邏輯電路和和時序邏輯電路時序邏輯電路兩大類。兩大類。存儲電路存儲電路組合邏輯電路組合邏輯電路x1xnz1zmq1qjy1yk結(jié)構(gòu)框圖結(jié)構(gòu)框圖時序邏輯電路時序邏輯電路概述概述時序邏輯電路時序邏輯電路有記憶功能有記憶功能從邏輯上講，時序電路在任一時刻的輸出不僅取決于該時刻的輸入，而且還和電路原來的狀態(tài)有關(guān)從結(jié)構(gòu)上講，時序電路不僅僅由邏輯門組成，還包含有存儲信息的有記憶能力的電路：觸發(fā)器、寄存器等時序邏輯電路時序邏輯電路概述概述由于時序邏輯電路，包含的存由于時序邏輯電路，包含的存儲電路，因此不能采用組合邏儲電路，因此不能采用組合邏輯電路的描述方式。時序電路輯電路的描

3、述方式。時序電路引進(jìn)了現(xiàn)態(tài)和次態(tài)的概念。使引進(jìn)了現(xiàn)態(tài)和次態(tài)的概念。使用邏輯表達(dá)式進(jìn)行描述。描述用邏輯表達(dá)式進(jìn)行描述。描述方式如下：方式如下：存儲電路存儲電路組合邏輯電路組合邏輯電路x1xnz1zmq1qjy1yk邏輯關(guān)系：邏輯關(guān)系：),(njnnnmmqqqxxxfz 2121),(njnnnkkqqqxxxgy 2121),(21211njnnkjnjqqqyyyhq 輸出方程輸出方程驅(qū)動方程驅(qū)動方程驅(qū)動方程驅(qū)動方程時序邏輯電路時序邏輯電路概述概述 沒有統(tǒng)一的時鐘脈沖信號，各觸發(fā)器狀態(tài)的變化不是同沒有統(tǒng)一的時鐘脈沖信號，各觸發(fā)器狀態(tài)的變化不是同時發(fā)生，而是有先有后。時發(fā)生，而是有先有后。按照

4、按照觸發(fā)觸發(fā)器的器的動作動作特點(diǎn)特點(diǎn)同步時序邏輯電路同步時序邏輯電路異步時序邏輯電路異步時序邏輯電路 所有觸發(fā)器的狀態(tài)變化都是在同一時鐘信號作用下同時所有觸發(fā)器的狀態(tài)變化都是在同一時鐘信號作用下同時發(fā)生的。發(fā)生的。 輸出狀態(tài)僅與存儲電路的狀態(tài)輸出狀態(tài)僅與存儲電路的狀態(tài)QQ有關(guān)，而與輸入有關(guān)，而與輸入X X無直無直接關(guān)系。或者沒有單獨(dú)的輸出。接關(guān)系。或者沒有單獨(dú)的輸出。按照按照輸出輸出信號信號的特的特點(diǎn)點(diǎn)米里（米里（MealyMealy）型）型摩爾（摩爾（MooreMoore）型）型 輸出狀態(tài)不僅與存儲電路的狀態(tài)輸出狀態(tài)不僅與存儲電路的狀態(tài)QQ有關(guān)，而且與外部輸有關(guān)，而且與外部輸入入X X也有關(guān)

5、。也有關(guān)。時序邏輯電路時序邏輯電路概述概述同步時序邏輯電路同步時序邏輯電路所有的存儲元件都在時鐘脈沖所有的存儲元件都在時鐘脈沖CPCP統(tǒng)一控制下，用觸統(tǒng)一控制下，用觸發(fā)器作為存儲元件。只有一個發(fā)器作為存儲元件。只有一個“時鐘信號時鐘信號”，所有，所有的內(nèi)部存儲器，只會在時鐘的邊沿時候改變。的內(nèi)部存儲器，只會在時鐘的邊沿時候改變。1JC11K1JC11K1JC11K&FF1FF0FF2ZCPQ2Q1Q0所有的所有的CPCP是接在一起是接在一起的，所以同時動作的，所以同時動作時序邏輯電路時序邏輯電路概述概述幾乎現(xiàn)在所有的時序邏輯都是“同步邏輯”優(yōu)點(diǎn)：簡單。每個電路里的運(yùn)算必須要在時鐘的兩個

6、脈沖之間固定的間隔內(nèi)完成，稱為一個時鐘周期。滿足該條件下的電路是可靠的。同步時序邏輯電路同步時序邏輯電路缺點(diǎn)： 功耗大，時鐘是高頻率信號，而時鐘必須分布到各個觸發(fā)器而不管觸發(fā)器是否要工作 頻率低，最大的時鐘頻率是由電路中最慢的邏輯路徑（關(guān)鍵路徑）決定的，因此限制了工作的最高頻率（Pipelining流水線）時序邏輯電路時序邏輯電路概述概述異步時序邏輯電路異步時序邏輯電路異步時序邏輯是設(shè)計(jì)上困難度最高的。最基本的儲存元件是鎖存器。鎖存器可以在任何時間改變它的狀態(tài)，依照其它的鎖存器信號的變動，它們新的狀態(tài)就會被產(chǎn)生出來。異步電路的復(fù)雜度隨著邏輯門的增加，而復(fù)雜性也快速的增加，因此他們大部分僅僅使用

7、在小的應(yīng)用。CP1JC11K1JC11K1JC11K&FF1FF0FF2ZQ2Q1Q0時序脈沖只接入了第一時序脈沖只接入了第一塊觸發(fā)器，異步動作塊觸發(fā)器，異步動作時序邏輯電路時序邏輯電路概述概述鎖存器的設(shè)計(jì)鎖存器的設(shè)計(jì)時序邏輯電路時序邏輯電路鎖存器鎖存器鎖存器為了與觸發(fā)器相類比，我們先介紹鎖存器。鎖存器是一種電平敏感的寄存器，典型的例子有RS鎖存器與D鎖存器。RS鎖存器：鎖存器： 真值表：真值表： 電路結(jié)構(gòu)圖：電路結(jié)構(gòu)圖：時序邏輯電路時序邏輯電路鎖存器鎖存器Library ieee;Use ieee.std_logic_1164.all;Entity SR_latch2 is port

8、 ( S, R: in std_logic ; Q, Qbar :out std_logic);End SR_latch2;Architecture behav of R_latch2 isBegin process ( R , S ) variable rs: std_logic_vector(1 downto 0);begin rs:=R&S; case rs is when 00 = Q=1; Qbar Q=1; Qbar Q=0; Qbarnull; end case; end process;end behav;注意：注意：順序結(jié)構(gòu)中的順序結(jié)構(gòu)中的Null狀態(tài)等同于并行結(jié)狀態(tài)

9、等同于并行結(jié)構(gòu)中的構(gòu)中的Unaffected。時序邏輯電路時序邏輯電路鎖存器鎖存器由圖可見，由于在時序仿真中有器件的延時，鎖存器由圖可見，由于在時序仿真中有器件的延時，鎖存器的狀態(tài)變化遲于輸入信號的變化的狀態(tài)變化遲于輸入信號的變化RS鎖存器的仿真波形如下：鎖存器的仿真波形如下：時序邏輯電路時序邏輯電路鎖存器鎖存器D鎖存器鎖存器D鎖存器與鎖存器與RS鎖存器類似，只是在功能上實(shí)現(xiàn)的目的不同。鎖存器類似，只是在功能上實(shí)現(xiàn)的目的不同。VHDLVHDL描述描述: :Library ieee;Use ieee.std_logic_1164.all;Entity D_latch is port ( D, E

10、nable: in std_logic ; Q: out std_logic );End D_latch;Architecture behav of D_latch isBegin process(D, Enable) begin if (Enable=1) then Q=D; end if; end process;End behav;點(diǎn)評：點(diǎn)評：l D鎖存器通過條件涵蓋不完整的鎖存器通過條件涵蓋不完整的if語句語句 產(chǎn)生寄存器；產(chǎn)生寄存器；l 敏感參數(shù)表包含敏感參數(shù)表包含D、Enable，綜，綜合后合后 形成一個電平觸發(fā)的鎖存形成一個電平觸發(fā)的鎖存器器時序邏輯電路時序邏輯電路鎖存器鎖存器D

11、鎖存器的仿真波形如下：鎖存器的仿真波形如下：當(dāng)當(dāng)ENABLE=1時，時，Q輸出為輸出為D的輸入值，否則的輸入值，否則Q保持不變。保持不變。時序邏輯電路時序邏輯電路鎖存器鎖存器觸發(fā)器觸發(fā)器觸發(fā)器是指邊沿觸發(fā)的寄存器，常見的有觸發(fā)器是指邊沿觸發(fā)的寄存器，常見的有D型，型，JK型，型，T型。型。在描述觸發(fā)器前要注意時鐘上升沿的描述在描述觸發(fā)器前要注意時鐘上升沿的描述 D觸發(fā)器是最常用的觸發(fā)器，幾乎所有的邏輯電路都可以描觸發(fā)器是最常用的觸發(fā)器，幾乎所有的邏輯電路都可以描述成述成D觸發(fā)器與組合邏輯電路觸發(fā)器與組合邏輯電路 D觸發(fā)器：觸發(fā)器：時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器觸發(fā)器的觸發(fā)器的VHDL描述

12、（上升沿）描述（上升沿）Library ieee;Use ieee.std_logic_1164.all;Entity D_FF1 is port ( D, clk: in std_logic; Q: out std_logic);End D_FF1; Architecture behav of D_FF1 isBegin -方法一方法一process(clk) begin if ( clks event and clk=1) then Q=D; end if; end process;End behav; -方法二process begin wait until (clk=1) ; -等同于

13、等同于 wait until clkevent and clk=1； Q=D; end process;End behav;方法二 process(clk) begin if (clk=1) then Q=D; -利用進(jìn)程啟動特性產(chǎn)生對利用進(jìn)程啟動特性產(chǎn)生對clk的邊沿檢測的邊沿檢測 end if ; end process; end behav;時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器觸發(fā)器的仿真波形如下觸發(fā)器的仿真波形如下當(dāng)時鐘上升沿到來時，把當(dāng)時鐘上升沿到來時，把D的值賦給的值賦給Q，之后保持不變。，之后保持不變。到下一個時鐘上升沿到來時，再次把到下一個時鐘上升沿到來時，再次把D的值賦給的值

14、賦給Q。時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器時鐘邊沿檢測的三種方法時鐘邊沿檢測的三種方法方法一方法一: 上升沿：上升沿：clock event and clock=1 下降沿：下降沿：clock event and clock=0;注意：if clock event and clock=1語句后面不存在else分支。當(dāng)clock為std_logic類型時，也可以利用 if rising_edge(clk)或If falling_edge(clk)進(jìn)行時鐘邊沿檢測。方法二：方法二： 利用利用WAITWAIT語句啟動進(jìn)程，檢測語句啟動進(jìn)程，檢測colckcolck的上升沿。的上升沿。方法三：方法三

15、：使用使用PROCESSPROCESS語句和語句和IFIF語句相結(jié)合實(shí)現(xiàn)語句相結(jié)合實(shí)現(xiàn)。當(dāng)。當(dāng)colckcolck發(fā)生跳變的時候發(fā)生跳變的時候啟動啟動PROCESSPROCESS進(jìn)程，而在執(zhí)行進(jìn)程，而在執(zhí)行IFIF語句時，滿足語句時，滿足clock=1clock=1時才對時才對Q Q進(jìn)行賦值更新，所以相當(dāng)于進(jìn)行賦值更新，所以相當(dāng)于clockclock發(fā)生跳變且跳變?yōu)榘l(fā)生跳變且跳變?yōu)?1時，將時，將D D賦給賦給Q Q，實(shí)際上就是，實(shí)際上就是D D觸觸發(fā)器的描述。發(fā)器的描述。時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器帶有帶有Q非的非的D觸發(fā)器觸發(fā)器由下圖可知，與由下圖可知，與D觸發(fā)器相比，該觸發(fā)器多了

16、觸發(fā)器相比，該觸發(fā)器多了Qbar與低電平與低電平有效的異步復(fù)位信號有效的異步復(fù)位信號帶有帶有Q非的非的D觸發(fā)器觸發(fā)器帶有帶有Qbar的的D觸發(fā)器觸發(fā)器D觸發(fā)器觸發(fā)器時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器帶有帶有Q非的非的D觸發(fā)器應(yīng)該如何描述？觸發(fā)器應(yīng)該如何描述？ENTITY D_FF IS PORT(D,clock:IN std_logic; Q,Qbar:OUT std_logic;)END D_FF;ARCHIECHTURE behav OF D_FF ISBAGIN PROCESS(clock) IF rising_edge(clock) THEN Q= D; Qbar= NOT D; E

17、ND IF; END PROCESS;END behav； 錯誤錯誤：在時鐘上升沿在時鐘上升沿下有兩個賦值，這樣就會下有兩個賦值，這樣就會引入兩個引入兩個D觸發(fā)器而不是一觸發(fā)器而不是一個觸發(fā)器。個觸發(fā)器。時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器帶有帶有Q非的非的D觸發(fā)器應(yīng)該如何描述？觸發(fā)器應(yīng)該如何描述？正確描述一正確描述一(信號法信號法)Architecture sig of D_FF is signal state: std_logic ;Begin process( clock, reset) begin if (reset=0) then state=0; else if rising_ed

18、ge(clock) then state=D; end if; end process; Q=state; Qbar=not state ; End sig;時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器帶有帶有Q非的非的D觸發(fā)器應(yīng)該如何描述？觸發(fā)器應(yīng)該如何描述？正確描述二正確描述二(變量法變量法)Architecture var of D_FF is Begin process(clock, reset) variable state: std_logic ; begin if (reset=0) then state:=0; elsif rising_edge(clock) then state:=

19、D; end if; Q=state; Qbar=not state; end process;End var;點(diǎn)評：點(diǎn)評：當(dāng)當(dāng)state定義為定義為變變量量時，其時，其有效范圍在有效范圍在process內(nèi)。內(nèi)。因此，因此，Q和和Q非的非的賦值語句只能放在賦值語句只能放在process里面。里面。時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器帶有帶有Q非的非的D觸發(fā)器的仿真觸發(fā)器的仿真信號法的仿真波形：信號法的仿真波形：變量法的仿真波形：變量法的仿真波形：時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器JK觸發(fā)器觸發(fā)器 真值表真值表:JK觸發(fā)器:時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器JK觸發(fā)器的觸發(fā)器的VHDL描述描

20、述Entity JK_FF is port ( J, K: in std_logic; clock,reset:in std_logic; Q, Qbar : out std_logic );End JK_FF; Architecture behav of JK_FF is signal state : std_logic ;Begin process( clock, reset) variable jk: std_logic_vector(1 downto 0); begin jk:=J&K; if (reset=0) then state state state state nul

21、l; end case; end if;end process; Q=state; Qbarnull;時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器JK觸發(fā)器的仿真觸發(fā)器的仿真可見仿真波形與真值表一致?？梢姺抡娌ㄐ闻c真值表一致。時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器T觸發(fā)器觸發(fā)器 真值表真值表: T觸發(fā)器觸發(fā)器:時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器Entity T_FF is port ( T, clock, reset : in std_logic ; Q, Qbar : out std_logic );End T_FF;Architecture behav of T_FF isBegin proces

22、s(clock, reset) variable state: std_logic ; begin if (reset =0) then state:=0; elsif rising_edge(clock) then if T=1then state := not state; end if; end if ; Q=state; Qbar= not state; end process;End behav ; T T觸發(fā)器的觸發(fā)器的VHDLVHDL描述描述: :時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器T觸發(fā)器的仿真波形如下：觸發(fā)器的仿真波形如下：可見仿真波形與真值表一致?？梢姺抡娌ㄐ闻c真值表一致。

23、時序邏輯電路時序邏輯電路觸發(fā)器觸發(fā)器寄存器的設(shè)計(jì)寄存器的設(shè)計(jì)時序邏輯電路時序邏輯電路寄存器寄存器多位寄存器：多位寄存器： 一個一個D觸發(fā)器就是一位觸發(fā)器就是一位寄存器寄存器，如果需要多位寄存器，就要用，如果需要多位寄存器，就要用多個多個D觸發(fā)器構(gòu)成。觸發(fā)器構(gòu)成。時序邏輯電路時序邏輯電路寄存器寄存器Entity reg is generic( n: natural :=4 ); -實(shí)體類屬中的常數(shù)實(shí)體類屬中的常數(shù) port ( D: in std_logic_vector(n-1 downto 0); clock, reset : in std_logic; Q: out std_logic_v

24、ector (n-1 downto 0) );End reg ;Architecture behav of reg isBegin process(clock, reset) begin if (reset=0) then Q0); -表示表示Q賦全賦全0 elsif rising_edge(clock) then Q=D; end if; end process;End behav ;多位寄存器的多位寄存器的VHDLVHDL描述描述: :時序邏輯電路時序邏輯電路寄存器寄存器移位寄存器：移位寄存器：我們這里討論的是串進(jìn)并出的移位寄存器，即串行輸入，我們這里討論的是串進(jìn)并出的移位寄存器，即串行輸

25、入，在時鐘的邊沿移位進(jìn)寄存器，形成并行輸出在時鐘的邊沿移位進(jìn)寄存器，形成并行輸出- - - - - - - - - - - - 原來的數(shù)據(jù)+- - - - -要移走的數(shù)據(jù)和要加入的數(shù)據(jù)- - - - - - - - - - - - -移位后的數(shù)據(jù)時序邏輯電路時序邏輯電路寄存器寄存器串進(jìn)并出的移位寄存器的串進(jìn)并出的移位寄存器的VHDLVHDL描述描述: : Entity sipo is generic( n : natural :=8); port ( a : in std_logic ; q: out std_logic_vector(n-1 downto 0); clk : in std_l

26、ogic );End sipo;Architecture behav of sipo isBegin process(clk) variable reg : std_logic_vector(n-1 downto 0); begin if rising_edge(clk) then reg : = reg ( n-2 downto 0) & a ; -左移移位寄存器；左移移位寄存器； - reg : = a & reg (n-1 downto 1); 右移移位寄存器右移移位寄存器 end if ; q= reg ; end process;End behav;時序邏輯電路時序邏

27、輯電路寄存器寄存器串進(jìn)并出的位寄存器的仿真串進(jìn)并出的位寄存器的仿真 輸入輸入8位數(shù)據(jù)位數(shù)據(jù)11100100，從仿真波形可以看出，從仿真波形可以看出，8位數(shù)據(jù)是從低位左位數(shù)據(jù)是從低位左移存儲到寄存器中的。移存儲到寄存器中的。時序邏輯電路時序邏輯電路寄存器寄存器 計(jì)數(shù)器的設(shè)計(jì)數(shù)器的設(shè)計(jì)計(jì)時序邏輯電路時序邏輯電路計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)器的作用計(jì)數(shù)器的作用主要是對脈沖的個數(shù)進(jìn)行計(jì)數(shù)，以實(shí)主要是對脈沖的個數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測量、計(jì)數(shù)和控制的功能，同時現(xiàn)測量、計(jì)數(shù)和控制的功能，同時兼有分頻功能。比如七位計(jì)數(shù)器，兼有分頻功能。比如七位計(jì)數(shù)器，可對輸入時鐘進(jìn)行七分頻?？蓪斎霑r鐘進(jìn)行七分頻。時序邏輯電路時序邏輯電路

28、計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)是一種最簡單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種計(jì)數(shù)是一種最簡單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路運(yùn)算的邏輯電路計(jì)數(shù)器的實(shí)現(xiàn)計(jì)數(shù)器的實(shí)現(xiàn) Library ieee ;Library ieee ;Use ieee.std_logic_1164.all;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_unsigned.all;Entity counter is Entity counter is generic( n: natural :=4);generi

29、c( n: natural :=4); port ( clk : in std_logic; port ( clk : in std_logic; reset : in std_logic ; reset : in std_logic ; count : out std_logic_vector(n-1 downto 0) ); count : out std_logic_vector(n-1 downto 0) );End counter;End counter;1 1、用、用“+”+”函數(shù)描述：函數(shù)描述：時序邏輯電路時序邏輯電路計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)器的實(shí)現(xiàn)計(jì)數(shù)器的實(shí)現(xiàn) architecture

30、 ripple of counter is component T_FF is port( T : in std_logic ; clk:in std_logic; reset:in std_logic; Q : out std_logic; Qbar:out std_logic); end component ; -將前面描述好的將前面描述好的T觸發(fā)器定義為元件；觸發(fā)器定義為元件； signal carry: std_logic_vector( n downto 0);Begin carry(0)=clk; g0: for i in 0 to n-1 generate -循環(huán)循環(huán) T1: T

31、_FF port map ( 1, carry( i ), reset, count( i ), carry( i+1 ) ); end generate g0;End ripple ;時序邏輯電路時序邏輯電路計(jì)數(shù)器計(jì)數(shù)器計(jì)數(shù)器的實(shí)現(xiàn)計(jì)數(shù)器的實(shí)現(xiàn) g0: for i in 0 to n-1 generate -循環(huán)循環(huán) T1: T_FF port map ( 1, carry( i ), reset, count( i ), carry( i+1 ) );可以分解成：可以分解成： T0: T_FF port map ( 1, carry( 0 ), reset, count( 0 ), carry(1 ) ); T1: T_FF port map ( 1, carry( 1 ), reset, count( 1 ), carry( 2 ) );T2: T_FF port map ( 1, carry( 2 ), reset, count( 2 ), carry( 3 ) );T3: T_FF port map ( 1, carry( 3 ), reset, count( 3 ), carry( 4 ) );Tn-1: T_FF port map ( 1, carry( n-1 ), reset, count( n-1 ), co );上例程序中的循環(huán)：上例程序中的循環(huán)：