基于FPGA和以太網(wǎng)的數(shù)據(jù)采集系統(tǒng)的研究與設(shè)計(jì)

1、葉樹棟北京郵電大學(xué)信息與通信工程學(xué)院，北京（100876）E-mail:摘 要：結(jié)合FPGA 和以太網(wǎng)傳輸?shù)奶攸c(diǎn)，設(shè)計(jì)了一套數(shù)據(jù)采集系統(tǒng)，應(yīng)用FPGA 的內(nèi)部邏輯實(shí)現(xiàn)對(duì)ADC 、SDRAM 、網(wǎng)卡控制芯片DM9000的時(shí)序控制，以FPGA 作為采集系統(tǒng)的核心，通過ADC ，將采集到的數(shù)據(jù)存儲(chǔ)到SDRAM 中，以FIFO 方式從SDRAM 中讀出數(shù)據(jù)，并將數(shù)據(jù)結(jié)果通過以太網(wǎng)接口傳輸?shù)接?jì)算機(jī)。該系統(tǒng)具有電路簡單、功耗低、數(shù)據(jù)傳輸方便等優(yōu)點(diǎn)，可用于電壓、電流、溫度等參量的數(shù)據(jù)采集中。關(guān)鍵詞： 數(shù)據(jù)采集 以太網(wǎng) FPGA DM9000中圖分類號(hào)：TN9191. 引 言在工業(yè)生產(chǎn)和科學(xué)技術(shù)研究的各行業(yè)中

2、，常常需要對(duì)各種數(shù)據(jù)進(jìn)行采集，如液位、溫度、壓力、頻率等信息的采集。在圖像處理、瞬態(tài)信號(hào)檢測(cè)、軟件無線電等一些領(lǐng)域，更是要求高速度、高精度、高實(shí)時(shí)性的數(shù)據(jù)采集與處理技術(shù)1。隨著數(shù)字技術(shù)的發(fā)展，一些高性能的DSP (Digital Signal Processing、FPGA (Field Programmable Gate Array和高速的A/D應(yīng)用于數(shù)據(jù)采集系統(tǒng)中，大大提高了系統(tǒng)的測(cè)量精度、數(shù)據(jù)采集處理速度、數(shù)據(jù)傳輸速度等2。數(shù)據(jù)采集技術(shù)是信息科學(xué)的一個(gè)重要分支，它研究信息數(shù)據(jù)的采集、存儲(chǔ)、處理及控制等工作，它與傳感器技術(shù)、信號(hào)處理技術(shù)、計(jì)算機(jī)技術(shù)一起構(gòu)成了現(xiàn)代檢測(cè)技術(shù)的基礎(chǔ)3。隨著微電子

3、技術(shù)的飛速發(fā)展，數(shù)據(jù)采集技術(shù)得到了長足的發(fā)展?；谝蕴W(wǎng)傳輸、具有海量數(shù)據(jù)存儲(chǔ)深度和高速ADC 所組成的數(shù)據(jù)采集系統(tǒng)成為當(dāng)今發(fā)展趨勢(shì)。本文的研究對(duì)象是數(shù)據(jù)采集技術(shù)，是信號(hào)處理的核心之一，為復(fù)雜的數(shù)字信號(hào)處理提供對(duì)于數(shù)據(jù)采集系統(tǒng)，隨著數(shù)據(jù)量的不斷加大和實(shí)時(shí)處理要求的不斷提高，一定的理論指導(dǎo)4。提出了運(yùn)用FPGA 進(jìn)行數(shù)據(jù)處理，以便提高系統(tǒng)的實(shí)時(shí)性、可靠性和數(shù)據(jù)快速存儲(chǔ)的能力。本文研究了數(shù)據(jù)采集的實(shí)現(xiàn)方法，綜合運(yùn)用了FPGA 、SDRAM 、以太網(wǎng)傳輸?shù)燃夹g(shù)，系統(tǒng)的最高采樣率達(dá)25MSPS 。本文設(shè)計(jì)了一種應(yīng)用ALTERA EP3C25F256 FPGA實(shí)現(xiàn)時(shí)序控制的數(shù)據(jù)采集系統(tǒng)，通過以太網(wǎng)RJ4

4、5接口與PC 機(jī)進(jìn)行通信，該系統(tǒng)具有數(shù)據(jù)采集速度高、功耗低、數(shù)據(jù)傳輸方便等優(yōu)點(diǎn)56。2. 系統(tǒng)的組成與原理數(shù)據(jù)采集包括模擬信號(hào)和數(shù)字信號(hào)的采集，本系統(tǒng)對(duì)信號(hào)的處理主要包括模擬部分、FPGA 內(nèi)部時(shí)序設(shè)計(jì)部分。其中模擬部分主要完成對(duì)模擬信號(hào)的A/D轉(zhuǎn)換設(shè)計(jì)；數(shù)字部分完成對(duì)ADC 、SDRAM 和DM9000的驅(qū)動(dòng)。圖1為本論文數(shù)據(jù)采集系統(tǒng)的總體框圖。如圖1所示，在模擬信號(hào)采集的過程中，模擬信號(hào)首先經(jīng)過單轉(zhuǎn)差分器將調(diào)整后的模塊信號(hào)輸入給A/D轉(zhuǎn)換器（選用的ADC 芯片需要差分形式的信號(hào)輸入），然后經(jīng)模數(shù)轉(zhuǎn)換之后將12bit 的數(shù)字信號(hào)直接輸出給FPGA ，F(xiàn)PGA 接收數(shù)據(jù)并存儲(chǔ)在SDRAM 中，

5、然后通過FIFO 方式讀出SDRAM 中存儲(chǔ)的數(shù)據(jù)并傳輸給網(wǎng)卡控制器DM9000，DM9000通過以太網(wǎng)接口RJ45接口輸出UDP 協(xié)議數(shù)據(jù)給PC 機(jī)，在PC 端可以對(duì)接收到的數(shù)據(jù)進(jìn)行進(jìn)一步處理。FPGA 是整個(gè)數(shù)據(jù)采集系統(tǒng)的核心模塊，對(duì)所有的信號(hào)處理過程及存儲(chǔ)、轉(zhuǎn)發(fā)過程進(jìn)行時(shí)序控制。網(wǎng)卡控制芯片DM9000集成10/100M自適應(yīng)收發(fā)器，完全符合IEEE 802.3u規(guī)格，其自動(dòng)協(xié)調(diào)功能自動(dòng)完成配置以最大限度地適合其線路帶寬。 圖1 數(shù)據(jù)采集系統(tǒng)總體框圖3. 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)3.1 數(shù)據(jù)采集部分如圖2所示，AD8138完成把單端信號(hào)轉(zhuǎn)化為AD9225進(jìn)行A/D轉(zhuǎn)換器輸入所需要的差分形式。使用差

6、分形式，可以有效地濾除偶次諧波分量，同時(shí)對(duì)其它共模雜散信號(hào)（如由電源和地引入的噪聲）及對(duì)晶振的反饋信號(hào)也有很好抑制作用。在本系統(tǒng)中，選用ADI 公司的AD9225芯片進(jìn)行模數(shù)轉(zhuǎn)換，AD9225是一款單芯片、12位、 25 MSPS模數(shù)轉(zhuǎn)換器（ADC ），采用單電源供電，內(nèi)置一個(gè)片內(nèi)高性能采樣保持放大器和基準(zhǔn)電壓源。它采用多級(jí)差分流水線架構(gòu)，內(nèi)置輸出糾錯(cuò)邏輯，在25MSPS 數(shù)據(jù)速率時(shí)可提供12位精度，并保證在整個(gè)工作溫度范圍內(nèi)無失碼。data模擬輸入單端信號(hào)單轉(zhuǎn)差分器AD8138模擬輸入差分信號(hào)AD 轉(zhuǎn)換器AD9225FPGA ALTERA控制EP3C25F256圖2 A/D轉(zhuǎn)換部分圖3 A/

7、D時(shí)序圖AD9225的A/D轉(zhuǎn)換和讀取數(shù)據(jù)時(shí)序圖如圖3，基中T C 是時(shí)鐘時(shí)序，T CH 是時(shí)鐘脈沖高電平持續(xù)時(shí)間，T CL 是時(shí)鐘脈沖低電平持續(xù)時(shí)間，T OD 是數(shù)據(jù)延時(shí)。由FPGA 產(chǎn)生時(shí)鐘信號(hào)輸出給AD9225，AD9225在有模擬差分輸入的情況下輸出12bit 數(shù)據(jù)給FPGA ，F(xiàn)PGA 接收到12bit 數(shù)據(jù)后做進(jìn)一部處理。3.2 數(shù)據(jù)存儲(chǔ)部分在高速實(shí)時(shí)或者非實(shí)時(shí)信號(hào)處理系統(tǒng)中，使用大容量存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩存是一個(gè)必不可少的環(huán)節(jié)，也是系統(tǒng)實(shí)現(xiàn)中的重點(diǎn)和難點(diǎn)之一。SDRAM （同步動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器）具有價(jià)格低廉、密度高、數(shù)據(jù)讀寫速度快的優(yōu)點(diǎn)，從而成為數(shù)據(jù)緩存的首選存儲(chǔ)介質(zhì)。但是SDRA

8、M 存儲(chǔ)體結(jié)構(gòu)與RAM 有較大差異，其控制時(shí)序和機(jī)制也較復(fù)雜，限制了SDRAM 的使用。目前，雖然一些常用的微處理器提供了與SDRAM 的透明接口，但其可擴(kuò)展性和靈活性不夠，難以滿足現(xiàn)實(shí)系統(tǒng)的要求，SDRAM 的使用還是受到限制。在詳細(xì)研讀SDRAM 數(shù)據(jù)文檔的前提下并參考各相關(guān)資料，提出了一種基于FPGA 的SDRAM 控制器的設(shè)計(jì)方法，并用Verilog 語言給予實(shí)現(xiàn)，從而使得對(duì)SDRAM 的操作非常方便。它具有很高的靈活性，可以方便地應(yīng)用到其它數(shù)據(jù)采集分析系統(tǒng)中。在該系統(tǒng)中，以SDRAM 存儲(chǔ)陣列緩存外部來的高速數(shù)據(jù)。存滿后，數(shù)據(jù)被慢速讀出至數(shù)據(jù)處理模塊。該系統(tǒng)SDRAM 控制器采用AL

9、TERA 的EP3C25F256芯片，SDRAM 采用HYNIX 公司的HY57V561620芯片，該芯片是一款CMOS 同步DRAM ，是高存儲(chǔ)密度和高帶寬的數(shù)據(jù)存儲(chǔ)應(yīng)用的理想選擇，該系統(tǒng)選用此芯片作為數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)緩沖。 圖4 FPGA與SDRAM 連接圖SDRAM 內(nèi)存芯片的主要信號(hào)有控制信號(hào)、控制信號(hào)、數(shù)據(jù)信號(hào)，均為工作時(shí)鐘同步輸入、輸出信號(hào)。控制信號(hào)主要有：CS （片選信號(hào)），CKE （時(shí)鐘使能信號(hào)），DQM （輸入、輸出使能信號(hào)），CAS 、RAS 、WE （讀寫控制命令字）。通過CAS 、RAS 、WE 的各種邏輯組合，可產(chǎn)生各種控制命令。地址信號(hào)有：BA0和BA1頁地址選擇

10、信號(hào)，A0A12地址信號(hào)，行、列地址選擇信號(hào)。通過分時(shí)復(fù)用決定地址是行地址還是列地址。在讀寫操作中，在地線上依次給出頁地址、行地址、列地址，最終確定存儲(chǔ)單元地址。數(shù)據(jù)信號(hào)有：DQ0DQ7，雙向數(shù)據(jù)，其使能受DQM 控制。SDRAM 的工作模式通過LOAD MODE REGISTER命令對(duì)工作模式寄存器進(jìn)行設(shè)置來選擇。設(shè)置參量有Reserved （備用的人）Write Burst Mode（WB ，寫突發(fā)模式）、Operation Mode（Op Mode，工作模式）、CAS Latency（CAS 延遲）、Burst Type（BT ，突發(fā)類型）、Burst Length（突發(fā)長度）。SDRA

11、M 控制器FPGA 和SDRAM 的連接框圖如圖4所示。圖5是SDRAM 控制器的狀態(tài)轉(zhuǎn)移圖。狀態(tài)圖中的各個(gè)狀態(tài)內(nèi)均包含一系列的子狀態(tài) 圖5 FPGA控制SDRAM 的狀態(tài)轉(zhuǎn)移圖3.3 數(shù)據(jù)轉(zhuǎn)發(fā)部分在本數(shù)據(jù)采集系統(tǒng)中，以網(wǎng)卡控制芯片DM9000作為和PC 端通信的中介，在這里選擇UDP 輸入?yún)f(xié)議，從SDRAM 中讀取數(shù)據(jù)并傳送到PC 機(jī)。DM9000是一款完全集成的和符合成本效益單芯片快速以太網(wǎng)MAC 控制器與一般處理接口，一個(gè)10/100M自適應(yīng)的PHY 和4K DWORD值的SRAM 。它的目的是在低功耗和高性能進(jìn)程的3.3V 與5V 的支持寬容。DM9000還提供了介質(zhì)無關(guān)的接口，來連接

12、所有提供支持介質(zhì)無關(guān)接口功能的家用電話線網(wǎng)絡(luò)設(shè)備或其他收發(fā)器。該DM9000支持8位，16位和32位接口訪問內(nèi)部存儲(chǔ)器，以支持不同的處理器。DM9000物理協(xié)議層接口完全支持使用10MBps 下3類、4類、5類非屏蔽雙絞線和100MBps 下5類非屏蔽雙絞線。這是完全符合IEEE 802.3u規(guī)格。它的自動(dòng)協(xié)調(diào)功能將自動(dòng)完成配置以最大限度地適合其線路帶寬。還支持IEEE 802.3x全雙工流量控制。在該數(shù)據(jù)系統(tǒng)中，以FPGA 驅(qū)動(dòng)DM9000工作，實(shí)現(xiàn)和PC 端的互連。DM9000與 FPGA 接口如圖6所示。圖6 FPGA與DM9000連接圖該數(shù)據(jù)采集系統(tǒng)中，F(xiàn)PGA 與DM9000以16b

13、it 的總線方式連接，以單工模式運(yùn)行。在系統(tǒng)上電時(shí)，由FPGA 通過配置DM9000內(nèi)部網(wǎng)絡(luò)控制寄存器（NCR ）、中斷寄存器（ISR ）等，完成DM9000的初始化。隨后，DM9000進(jìn)入數(shù)據(jù)收發(fā)等待狀態(tài)。當(dāng)處理器要向以太網(wǎng)發(fā)送數(shù)據(jù)幀時(shí)，先將數(shù)據(jù)打包成UDP 數(shù)據(jù)包，通過16bit 總線逐字節(jié)發(fā)送到DM9000的數(shù)據(jù)發(fā)送緩存中，然后將數(shù)據(jù)長度等信息填充到DM9000的相應(yīng)寄存器內(nèi)，隨后發(fā)送使能命令，DM9000A 將緩存的數(shù)據(jù)和數(shù)據(jù)幀信息進(jìn)行MAC 組幀，通過RJ45接口發(fā)送到PC 機(jī)。 由于在本系統(tǒng)中采用單工模式運(yùn)行，以16bit 方式在FPGA 與DM9000之間進(jìn)行通信，F(xiàn)PGA 配置DM9000發(fā)送的流程如圖7所示。寄存器ISR 中的PTS 標(biāo)志位是發(fā)送中斷標(biāo)志位，當(dāng)一幀數(shù)據(jù)發(fā)送完畢，PTS=0，F(xiàn)PGA 檢測(cè)到該標(biāo)志后，應(yīng)清除標(biāo)志位以便發(fā)送新的數(shù)據(jù)幀。這里需要注意的是，向FC 、FD 所寫的幀長度應(yīng)該是包含目的MAC 地址段、源