第7講VHDL并行語句

1、并行語句并行語句出現(xiàn)在結(jié)構(gòu)體中，各語句并行（同出現(xiàn)在結(jié)構(gòu)體中，各語句并行（同步）運行，與書寫的順序無關(guān)。步）運行，與書寫的順序無關(guān)。 并行信號賦值語句并行信號賦值語句 進(jìn)程語句進(jìn)程語句 塊語句塊語句 元件例化語句元件例化語句 并行過程調(diào)用語句并行過程調(diào)用語句ARCHITECTURE生生成成語語句句條條件件信信號號賦賦值值語語句句元元件件例例化化語語句句并并行行信信號號賦賦值值語語句句塊塊語語句句進(jìn)進(jìn)程程語語句句并并行行過過程程調(diào)調(diào)用用語語句句信號信號信號信號信號信號信號信號信號信號信號信號END ARCHITECTURE并并行行語語句句的的種種類類并行語句的使用結(jié)構(gòu)并行語句的使用結(jié)構(gòu) ARCH

2、ITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實體名實體名 IS說明語句說明語句BEGIN 并行語句并行語句END ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名1. 簡單信號賦值語句簡單信號賦值語句格式：賦值目標(biāo)格式：賦值目標(biāo)=表達(dá)式表達(dá)式;例如：例如：output1=a AND b；規(guī)則：賦值目標(biāo)必須是信號，而且出現(xiàn)在結(jié)構(gòu)體或規(guī)則：賦值目標(biāo)必須是信號，而且出現(xiàn)在結(jié)構(gòu)體或塊語句中塊語句中 一一 并行信號賦值語句并行信號賦值語句2. 條件信號賦值語句條件信號賦值語句格式：格式：賦值目標(biāo)賦值目標(biāo)=表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件 ELSE表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件 ELSE表達(dá)式；

3、表達(dá)式； 例如：對例如：對4選選1多路選擇器的描述多路選擇器的描述 z=a WHEN s=”00” ELSE b WHEN s=”01” ELSE c WHEN s=”10” ELSE d； 3. 選擇信號賦值語句選擇信號賦值語句格式：格式：WITH 選擇表達(dá)式選擇表達(dá)式 SELECT賦值目標(biāo)信號賦值目標(biāo)信號=表達(dá)式表達(dá)式 WHEN 選擇值選擇值, -以以“，”號結(jié)號結(jié)束束 表達(dá)式表達(dá)式 WHEN 選擇值選擇值, 表達(dá)式表達(dá)式 WHEN 選擇值；選擇值； -以以“；”號結(jié)號結(jié)束束 例如：對例如：對4選選1多路選擇器的描述多路選擇器的描述 WITH sel SELECT q=i0 AFTER 1

4、0 ns WHEN 0，i1 AFTER 10 ns WHEN 1，i2 AFTER 10 ns WHEN 2，i3 AFTER 10 ns WHEN 3，XAFTER 10 ns WHEN OTHERS； 特點： 1、進(jìn)程與進(jìn)程，或其它并發(fā)語句之間的并發(fā)性； 2、進(jìn)程內(nèi)部的順序性； 3、進(jìn)程的啟動與掛起； 4、進(jìn)程與進(jìn)程，或其它并發(fā)語句之間的通信。進(jìn)程語句屬于并行語句，它在進(jìn)程語句屬于并行語句，它在VHDL中使用最頻繁、中使用最頻繁、最能體現(xiàn)最能體現(xiàn)VHDL風(fēng)格。風(fēng)格。 二、進(jìn)程（二、進(jìn)程（process）語句）語句 進(jìn)程語句 process信號信號信號 進(jìn)程語句 process 進(jìn)程語句

5、process敏感信號表：進(jìn)程內(nèi)要讀取的所有敏感信號 （包括端口）的列表。每一個敏感 信號的變化，都將啟動進(jìn)程。 格式：標(biāo)記： process ( 敏感信號表) 進(jìn)程說明項 begin 順序描述語句 end process 標(biāo)記；信號名稱 ，信號名稱 敏感信號表的特點： 1、同步進(jìn)程的敏感信號表中只有時鐘信號。 如： process(clk) begin if(clkevent and clk = 1) then if reset = 1 then data = “00”; else data = in_data; end if; end if; end process;2、異步進(jìn)程敏感信號表

6、中除時鐘信號外，還有其 它信號。 例： process(clk，reset) begin if reset = 1 then data = “00”; elsif(clkevent and clk = 1) then data = in_data; end if; end process; 3、如果有 wait 語句，則不允許有敏感信號表。 PROCESS (a,b) BEGIN -sequential statements END PROCESS; PROCESS BEGIN - sequential statements WAIT ON (a,b) ; END PROCESS;【例】異步清

7、除十進(jìn)制加法計數(shù)器的描述【例】異步清除十進(jìn)制加法計數(shù)器的描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY cnt10y ISPORT(clr:IN STD_LOGIC; clk:IN STD_LOGIC; cnt:BUFFER INTEGER RANGE 9 DOWNTO 0);END cnt10y;ARCHITECTURE example9 OF cnt10y ISBEGINPROCESS(clr,clk) BEGINIF clr=0 THEN cnt=0;ELSIF clkEVENT AND clk=1 THENIF (cnt=9) T

8、HEN cnt=0;ELSE cnt”號將上層元件端口說號將上層元件端口說明語句中的信號名與明語句中的信號名與PORT MAP（）中的信號名（）中的信號名關(guān)聯(lián)起來。例如，關(guān)聯(lián)起來。例如，u1：and1（a=a1，b=b1，y=y1）；）； 【例】【例】利用利用2輸入端與非門元件，設(shè)計輸入端與非門元件，設(shè)計4輸入端的或電路。輸入端的或電路。 abca1b1c1d1z1u1u2u3XY第一步：設(shè)計第一步：設(shè)計2輸入端與非門輸入端與非門LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY nd2 ISPORT (a,b: IN STD_LOGIC;c: OUT STD_LOGIC);END nd2;ARCHITECTURE nd2behv OF nd2 IS BEGINcc1,b=d1,c=y);-名字名字關(guān)聯(lián)方式關(guān)聯(lián)方式 u3:nd2 PORT MAP(x,y,c=z1);-混合混合關(guān)聯(lián)方式關(guān)聯(lián)方式END ord41behv; 六、六、 生成語句生成語句功能：復(fù)制一組完全相同的并行元件或設(shè)計單元電功能：復(fù)制一組完全相同的并行元件或設(shè)計單元電路結(jié)構(gòu)。路結(jié)構(gòu)。 格式格式1：標(biāo)號：標(biāo)號：FOR 循環(huán)變量循環(huán)變量 IN 取值范圍取值范圍 GENERATE說明部分