半導(dǎo)體名詞解釋07972

1、1.  何謂PIE?  PIE的主要工作是什幺?        答：Process Integration Engineer(工藝整合工程師), 主要工作是整合各部門(mén)的資源, 對(duì)工藝持續(xù)進(jìn)行改善, 確保產(chǎn)品的良率（yield）穩(wěn)定良好。2.  200mm，300mm Wafer 代表何意義?        答：8吋硅片(wafer)直徑為 200mm , 直徑為 300mm硅片即12吋.3. &#

2、160;目前中芯國(guó)際現(xiàn)有的三個(gè)工廠采用多少mm的硅片(wafer)工藝？未來(lái)北京的Fab4(四廠)采用多少mm的wafer工藝？        答：當(dāng)前13廠為200mm(8英寸)的wafer, 工藝水平已達(dá)0.13um工藝。未來(lái)北京廠工藝wafer將使用300mm(12英寸)。4.  我們?yōu)楹涡枰?00mm?        答：wafer size 變大，單一wafer 上的芯片數(shù)(chip)變多，單位成本降低  

3、  200300 面積增加2.25倍,芯片數(shù)目約增加2.5倍        5.  所謂的0.13 um 的工藝能力(technology)代表的是什幺意義？        答：是指工廠的工藝能力可以達(dá)到0.13 um的柵極線寬。當(dāng)柵極的線寬做的越小時(shí)，整個(gè)器件就可以變的越小，工作速度也越快。6. 從0.35um->0.25um->0.18um->0.15um->0.13um 的technology改變

4、又代表的是什幺意義？        答：柵極線的寬（該尺寸的大小代表半導(dǎo)體工藝水平的高低）做的越小時(shí)，工藝的難度便相對(duì)提高。從0.35um -> 0.25um -> 0.18um  -> 0.15um -> 0.13um 代表著每一個(gè)階段工藝能力的提升。7. 一般的硅片(wafer)基材(substrate)可區(qū)分為N,P兩種類型（type）,何謂 N, P-type wafer?        答：N-type

5、 wafer 是指摻雜 negative元素(5價(jià)電荷元素，例如：P、As)的硅片, P-type 的wafer 是指摻雜 positive 元素(3價(jià)電荷元素, 例如：B、In)的硅片。8.  工廠中硅片（wafer）的制造過(guò)程可分哪幾個(gè)工藝過(guò)程(module)？        答：主要有四個(gè)部分：DIFF（擴(kuò)散）、TF(薄膜)、PHOTO（光刻）、ETCH（刻蝕）。其中DIFF又包括FURNACE(爐管)、WET(濕刻)、IMP(離子      

6、60;  注入)、RTP(快速熱處理)。TF包括PVD(物理氣相淀積)、CVD(化學(xué)氣相淀積) 、CMP(化學(xué)機(jī)械研磨)。硅片的制造就是依據(jù)客戶的要求，不斷的在不同工藝過(guò)程（module）間重復(fù)進(jìn)行的生產(chǎn)過(guò)程，最后再利用電性的測(cè)試，確保產(chǎn)品良好。9. 一般硅片的制造常以幾P幾M 及光罩層數(shù)(mask layer)來(lái)代表硅片工藝的時(shí)間長(zhǎng)短，請(qǐng)問(wèn)幾P幾M及光罩層數(shù)(mask layer)代表什幺意義？        答：幾P幾M代表硅片的制造有幾層的Poly(多晶硅)和幾層的metal(金屬導(dǎo)線).一般0.1

7、5um 的邏輯產(chǎn)品為1P6M( 1層的Poly和6層的metal)。而光罩層數(shù)（mask layer）代表硅片的制造必需經(jīng)過(guò)幾次的PHOTO（光刻）.10.  Wafer下線的第一道步驟是形成start oxide 和zero layer? 其中start oxide 的目的是為何？        答：不希望有機(jī)成分的光刻膠直接碰觸Si 表面。    在laser刻號(hào)過(guò)程中,亦可避免被產(chǎn)生的粉塵污染。11.      

8、0; 為何需要zero layer?         答：芯片的工藝由許多不同層次堆棧而成的, 各層次之間以zero layer當(dāng)做對(duì)準(zhǔn)的基準(zhǔn)。12.        Laser mark是什幺用途? Wafer ID 又代表什幺意義?        答：Laser mark 是用來(lái)刻wafer ID, Wafer ID 就如同硅片的身份證一樣,一個(gè)ID代表一片硅片的身份。 13.

9、0;       一般硅片的制造(wafer process)過(guò)程包含哪些主要部分？        答：前段（frontend）-元器件(device)的制造過(guò)程。后段（backend）-金屬導(dǎo)線的連接及護(hù)層（passivation）14.        前段（frontend）的工藝大致可區(qū)分為那些部份?        答：S

10、TI的形成(定義AA區(qū)域及器件間的隔離)阱區(qū)離子注入（well implant）用以調(diào)整電性柵極(poly gate)的形成源/漏極（source/drain）的形成硅化物(salicide)的形成15.        STI 是什幺的縮寫(xiě)? 為何需要STI?        答：STI: Shallow Trench Isolation(淺溝道隔離)，STI可以當(dāng)做兩個(gè)組件（device）間的阻隔, 避免兩個(gè)組件間的短路.16.  &#

11、160;     AA 是哪兩個(gè)字的縮寫(xiě)? 簡(jiǎn)單說(shuō)明 AA 的用途?        答：Active Area, 即有源區(qū)，是用來(lái)建立晶體管主體的位置所在，在其上形成源、漏和柵極。兩個(gè)AA區(qū)之間便是以STI來(lái)做隔離的。17.        在STI的刻蝕工藝過(guò)程中，要注意哪些工藝參數(shù)？        答：STI etch（刻蝕）的角度；STI et

12、ch 的深度；STI etch 后的CD尺寸大小控制。(CD control, CD=critical dimension)18.        在STI 的形成步驟中有一道liner oxide（線形氧化層）, liner oxide 的特性功能為何？        答：Liner oxide 為1100C, 120 min 高溫爐管形成的氧化層，其功能為：修補(bǔ)進(jìn)STI etch 造成的基材損傷；將STI etch 造成的etch 尖角給于圓化( cor

13、ner rounding)。  19.        一般的阱區(qū)離子注入調(diào)整電性可分為那三道步驟? 功能為何？        答：阱區(qū)離子注入調(diào)整是利用離子注入的方法在硅片上形成所需要的組件電子特性，一般包含下面幾道步驟：Well Implant ：形成N,P 阱區(qū)；Channel Implant：防止源/漏極間的漏電；Vt Implant：調(diào)整Vt（閾值電壓）。20.     

14、0;  一般的離子注入層次（Implant layer）工藝制造可分為那幾道步驟?        答：一般包含下面幾道步驟：光刻(Photo)及圖形的形成；離子注入調(diào)整；離子注入完后的ash (plasma(等離子體)清洗)光刻膠去除（PR strip）21.        Poly（多晶硅）柵極形成的步驟大致可分為那些?        答：Gate oxide(柵極氧化層)的

15、沉積；Poly film的沉積及SiON(在光刻中作為抗反射層的物質(zhì))的沉積）；Poly 圖形的形成(Photo)；Poly及SiON的Etch；Etch完后的ash( plasma(等離子體)清洗)及光刻膠去除（PR strip）；Poly的Re-oxidation（二次氧化）。22.        Poly（多晶硅）柵極的刻蝕(etch)要注意哪些地方？        答：Poly 的CD(尺寸大小控制；避免Gate oxie 被蝕刻掉，造成基材（su

16、bstrate）受損.23.        何謂 Gate oxide (柵極氧化層)?        答：用來(lái)當(dāng)器件的介電層，利用不同厚度的 gate oxide ,可調(diào)節(jié)柵極電壓對(duì)不同器件進(jìn)行開(kāi)關(guān)24.        源/漏極(source/drain)的形成步驟可分為那些?        答：LDD的離子注入（I

17、mplant）；Spacer的形成；N+/P+IMP高濃度源/漏極(S/D)注入及快速熱處理(RTA：Rapid Thermal  Anneal)。25.        LDD是什幺的縮寫(xiě)? 用途為何?        答：LDD: Lightly Doped Drain. LDD是使用較低濃度的源/漏極, 以防止組件產(chǎn)生熱載子效應(yīng)的一項(xiàng)工藝。26.        何謂 Hot

18、carrier effect (熱載流子效應(yīng))?        答：在線寛小于0.5um以下時(shí), 因?yàn)樵?漏極間的高濃度所產(chǎn)生的高電場(chǎng),導(dǎo)致載流子在移動(dòng)時(shí)被加速產(chǎn)生熱載子效應(yīng), 此熱載子效應(yīng)會(huì)對(duì)gate oxide造成破壞, 造成組件損傷。27.        何謂Spacer? Spacer蝕刻時(shí)要注意哪些地方？        答：在柵極(Poly)的兩旁用dielectric（介電質(zhì)

19、）形成的側(cè)壁，主要由Ox/SiN/Ox組成。蝕刻spacer 時(shí)要注意其CD大小，profile(剖面輪廓)，及remain oxide(殘留氧化層的厚度)28.        Spacer的主要功能?        答：使高濃度的源/漏極與柵極間產(chǎn)生一段LDD區(qū)域;    作為Contact Etch時(shí)柵極的保護(hù)層。29.        為何在離子注入后,

20、 需要熱處理( Thermal Anneal)的工藝?        答：為恢復(fù)經(jīng)離子注入后造成的芯片表面損傷;使注入離子擴(kuò)散至適當(dāng)?shù)纳疃?使注入離子移動(dòng)到適當(dāng)?shù)木Ц裎恢谩?0.        SAB是什幺的縮寫(xiě)? 目的為何？        答：SAB：Salicide block, 用于保護(hù)硅片表面，在RPO (Resist Protect Oxide)  的保護(hù)下硅片不與其

21、它Ti, Co形成硅化物(salicide)31.        簡(jiǎn)單說(shuō)明SAB工藝的流層中要注意哪些?        答：SAB 光刻后（photo），刻蝕后(etch)的圖案（特別是小塊區(qū)域）。要確定有完整的包覆（block）住必需被包覆（block）的地方。remain oxide (殘留氧化層的厚度)。        32.    

22、0;   何謂硅化物( salicide)?        答：Si 與 Ti 或 Co 形成 TiSix 或 CoSix, 一般來(lái)說(shuō)是用來(lái)降低接觸電阻值（Rs, Rc）。33.        硅化物(salicide)的形成步驟主要可分為哪些?        答：Co(或Ti)+TiN的沉積；第一次RTA（快速熱處理）來(lái)形成Salicide。將未反應(yīng)的Co(Ti)以

23、化學(xué)酸去除。第二次RTA  (用來(lái)形成Ti的晶相轉(zhuǎn)化, 降低其阻值)。34.        MOS器件的主要特性是什幺？        答：它主要是通過(guò)柵極電壓（Vg）來(lái)控制源，漏極(S/D)之間電流，實(shí)現(xiàn)其開(kāi)關(guān)特性。35.        我們一般用哪些參數(shù)來(lái)評(píng)價(jià)device的特性？        答：主要有

24、Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc；一般要求Idsat、Vbk (breakdown)值盡量大， Ioff、Rc盡量小，Vt、Rs盡量接近設(shè)計(jì)值.36.        什幺是Idsat?Idsat 代表什幺意義？        答：飽和電流。也就是在柵壓(Vg)一定時(shí)，源/漏(Source/Drain)之間流動(dòng)的最大電流.37.        在工藝制作

25、過(guò)程中哪些工藝可以影響到Idsat?        答：Poly CD(多晶硅尺寸)、Gate oxide Thk(柵氧化層厚度)、AA(有源區(qū))寬度、Vt imp.條件、LDD imp.條件、N+/P+ imp. 條件。38.        什幺是Vt? Vt 代表什幺意義？        答：閾值電壓（Threshold Voltage），就是產(chǎn)生強(qiáng)反轉(zhuǎn)所需的最小電壓。當(dāng)柵極電壓Vg

26、<Vt時(shí), MOS處于關(guān)的狀態(tài)，而Vg=Vt時(shí)，源/漏之間便產(chǎn)生導(dǎo)電溝道，MOS處于開(kāi)的狀態(tài)。39.        在工藝制作過(guò)程中哪些工藝可以影響到Vt?        答：Poly CD、Gate oxide Thk. (柵氧化層厚度)、AA(有源區(qū))寬度及Vt imp.條件。40.        什幺是Ioff? Ioff小有什幺好處   

27、60;    答：關(guān)態(tài)電流，Vg=0時(shí)的源、漏級(jí)之間的電流，一般要求此電流值越小越好。Ioff越小, 表示柵極的控制能力愈好, 可以避免不必要的漏電流(省電)。41.        什幺是 device breakdown voltage?        答：指崩潰電壓（擊穿電壓），在 Vg=Vs=0時(shí)，Vd所能承受的最大電壓，當(dāng)Vd大于此電壓時(shí)，源、漏之間形成導(dǎo)電溝道而不受柵壓的影響。在器件越做越小的情況下，這種情形會(huì)將會(huì)越

28、來(lái)越嚴(yán)重。42.        何謂ILD? IMD? 其目的為何？        答： ILD ：Inter Layer Dielectric, 是用來(lái)做device 與 第一層metal 的隔離（isolation），而IMD：Inter Metal Dielectric，是用來(lái)做metal 與 metal 的隔離（isolation）.要注意ILD及IMD在CMP后的厚度控制。43.     

29、0;  一般介電層ILD的形成由那些層次組成？        答： SiON層沉積(用來(lái)避免上層B,P滲入器件)； BPSG（摻有硼、磷的硅玻璃）層沉積； PETEOS（等離子體增強(qiáng)正硅酸乙脂）層沉積；最后再經(jīng)ILD Oxide CMP(SiO2的化學(xué)機(jī)械研磨)來(lái)做平坦化。44.        一般介電層IMD的形成由那些層次組成？        答： SRO層沉積(用來(lái)避免上

30、層的氟離子往下滲入器件)； HDP-FSG（摻有氟離子的硅玻璃）層沉積; PE-FSG（等離子體增強(qiáng),摻有氟離子的硅玻璃）層沉積；使用FSG的目的是用來(lái)降低dielectric k值, 減低金屬層間的寄生電容。最后再經(jīng)IMD Oxide CMP(SiO2的化學(xué)機(jī)械研磨)來(lái)做平坦化。45.        簡(jiǎn)單說(shuō)明Contact(CT)的形成步驟有那些?        答：Contact是指器件與金屬線連接部分，分布在poly、AA上。 Contact的Pho

31、to（光刻）； Contact的Etch及光刻膠去除(ash & PR strip)； Glue layer（粘合層）的沉積； CVD W（鎢）的沉積 W-CMP 。46.        Glue layer（粘合層）的沉積所處的位置、成分、薄膜沉積方法是什幺？        答：因?yàn)閃較難附著在Salicide上,所以必須先沉積只Glue layer再沉積WGlue layer是為了增強(qiáng)粘合性而加入的一層。主要在salicide與W(CT)、W(

32、VIA)與metal之間, 其成分為T(mén)i和TiN,  分別采用PVD 和CVD方式制作。47.        為何各金屬層之間的連接大多都是采用CVD的W-plug(鎢插塞)?        答： 因?yàn)閃有較低的電阻；    W有較佳的step coverage(階梯覆蓋能力)。48.        一般金屬層(metal layer)的形成工藝是

33、采用哪種方式?大致可分為那些步驟?        答： PVD (物理氣相淀積) Metal film 沉積 光刻(Photo)及圖形的形成； Metal film etch 及plasma(等離子體)清洗（此步騶為連序工藝，在同一個(gè)機(jī)臺(tái)內(nèi)完成，其目的在避免金屬腐蝕） Solvent光刻膠去除。49.        Top metal和inter metal的厚度，線寬有何不同?      

34、60; 答：Top metal通常要比inter metal厚得多，0.18um工藝中inter metal為4KA,而top metal要8KA.主要是因?yàn)閠op metal直接與外部電路相接，所承受負(fù)載較大。一般top metal 的線寬也比 inter metal寬些。50.        在量測(cè)Contact /Via（是指metal與metal之間的連接）的接觸窗開(kāi)的好不好時(shí), 我們是利用什幺電性參數(shù)來(lái)得知的?        答：通過(guò)Contac

35、t 或Via的 Rc值，Rc值越高，代表接觸窗的電阻越大, 一般來(lái)說(shuō)我們希望Rc 是越小越好的。 51.        什幺是Rc? Rc代表什幺意義？        答：接觸窗電阻，具體指金屬和半導(dǎo)體（contact）或金屬和金屬(via)，在相接觸時(shí)在節(jié)處所形成的電阻，一般要求此電阻越小越好。52.        影響Contact (CT) Rc的主要原因可能有哪些? &

36、#160;      答：ILD CMP 的厚度是否異常；CT 的CD大??；CT 的刻蝕過(guò)程是否正常；接觸底材的質(zhì)量或濃度（Salicide，non-salicide)；CT的glue layer（粘合層）形成；CT的W-plug。53.        在量測(cè)Poly/metal導(dǎo)線的特性時(shí), 是利用什幺電性參數(shù)得知?        答：可由電性量測(cè)所得的spacing & Rs 值來(lái)表現(xiàn)導(dǎo)線是否異

37、常。54.        什幺是spacing?如何量測(cè)?        答：在電性測(cè)量中，給一條線(poly or metal)加一定電壓，測(cè)量與此線相鄰但不相交的另外一線的電流，此電流越小越好。當(dāng)電流偏大時(shí)代表導(dǎo)線間可能發(fā)生短路的現(xiàn)象。55.        什幺是 Rs?         答：片電阻（單位面積、單位

38、長(zhǎng)度的電阻），用來(lái)量測(cè)導(dǎo)線的導(dǎo)電情況如何。一般可以量測(cè)的為 AA(N+,P+), poly & metal.56.        影響Rs有那些工藝?        答： 導(dǎo)線line（AA, poly & metal）的尺寸大小。(CD=critical dimension) 導(dǎo)線line（poly & metal）的厚度。 導(dǎo)線line  (AA, poly & metal) 的本身電導(dǎo)性。（在AA, poly

39、 line 時(shí)可能為注入離子的劑量有關(guān)）57.        一般護(hù)層的結(jié)構(gòu)是由哪三層組成?        答： HDP Oxide(高濃度等離子體二氧化硅) SRO Oxide（Silicon rich oxygen富氧二氧化硅） SiN Oxide58.        護(hù)層的功能是什幺?        答：使用ox

40、ide或SiN層, 用來(lái)保護(hù)下層的線路，以避免與外界的水汽、空氣相接觸而造成電路損害。59.        Alloy 的目的為何?        答： Release 各層間的stress（應(yīng)力），形成良好的層與層之間的接觸面 降低層與層接觸面之間的電阻。60.        工藝流程結(jié)束后有一步驟為WAT，其目的為何?     

41、60;  答：WAT(wafer acceptance test), 是在工藝流程結(jié)束后對(duì)芯片做的電性測(cè)量，用來(lái)檢驗(yàn)各段工藝流程是否符合標(biāo)準(zhǔn)。（前段所講電學(xué)參數(shù)Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步驟完成）61.        WAT電性測(cè)試的主要項(xiàng)目有那些?        答： 器件特性測(cè)試； Contact resistant (Rc)； Sheet resistant (Rs)； Break

42、 down test； 電容測(cè)試； Isolation (spacing test)。62.        什么是WAT Watch系統(tǒng)? 它有什么功能?        答：Watch系統(tǒng)提供PIE工程師一個(gè)工具, 來(lái)針對(duì)不同WAT測(cè)試項(xiàng)目,設(shè)置不同的欄住產(chǎn)品及發(fā)出Warning警告標(biāo)準(zhǔn), 能使PIE工程師早期發(fā)現(xiàn)工藝上的問(wèn)題。63.        什么是PCM SPEC? &

43、#160;      答：PCM (Process control monitor) SPEC廣義而言是指芯片制造過(guò)程中所有工藝量測(cè)項(xiàng)目的規(guī)格,狹義而言則是指WAT測(cè)試參數(shù)的規(guī)格。64.        當(dāng)WAT量測(cè)到異常是要如何處理?        答： 查看WAT機(jī)臺(tái)是否異常,若有則重測(cè)之 利用手動(dòng)機(jī)臺(tái)Double confirm 檢查產(chǎn)品是在工藝流程制作上是否有異常記錄 切片檢查65. 

44、60;      什么是EN? EN有何功能或用途?        答：由CE發(fā)出,詳記關(guān)于某一產(chǎn)品的相關(guān)信息(包括Technology ID, Reticle and some split condition ETC.) 或是客戶要求的事項(xiàng) (包括HOLD, Split, Bank, Run to complete, Package.), 根據(jù)EN提供信息我們才可以建立Process flow及處理此產(chǎn)品的相關(guān)動(dòng)作。66.    &#

45、160;   PIE工程師每天來(lái)公司需要Check哪些項(xiàng)目(開(kāi)門(mén)五件事)?        答： Check MES系統(tǒng), 察看自己Lot情況 處理in line hold lot.(defect, process, WAT) 分析匯總相關(guān)產(chǎn)品in line數(shù)據(jù).(raw data & SPC) 分析匯總相關(guān)產(chǎn)品CP test結(jié)果 參加晨會(huì), 匯報(bào)相關(guān)產(chǎn)品信息67.        WAT工程師每天來(lái)公司需要Check哪些項(xiàng)目(開(kāi)門(mén)

46、五件事)?        答： 檢查WAT機(jī)臺(tái)Status 檢查及處理WAT hold lot 檢查前一天的retest wafer及量測(cè)是否有異常 是否有新產(chǎn)品要到WAT 交接事項(xiàng)68.        BR工程師每天來(lái)公司需要Check哪些項(xiàng)目(開(kāi)門(mén)五件事)?        答： Pass down Review urgent case status Check MES issues

47、which reported by module and line Review documentation Review task status69.        ROM是什幺的縮寫(xiě)?        答：ROM: Read only memory唯讀存儲(chǔ)器        70.        何謂YE? 

48、       答：Yield Enhancement 良率改善71.        YE在FAB中所扮演的角色？        答：針對(duì)工藝中產(chǎn)生缺陷的成因進(jìn)行追蹤，數(shù)據(jù)收集與分析，改善評(píng)估等工作。進(jìn)而與相關(guān)工程部門(mén)工程師合作提出改善方案并作效果評(píng)估。72.        YE工程師的主要任務(wù)？   

49、;     答： 降低突發(fā)性異常狀況。(Excursion reduction) 改善常態(tài)性缺陷狀況。(Base line defect improvement)73.        如何reduce excursion?        答：有效監(jiān)控各生產(chǎn)機(jī)臺(tái)及工藝上的缺陷現(xiàn)況, defect level異常升高時(shí)迅速予以查明，并協(xié)助異常排除與防止再發(fā)。74.     

50、;   如何improve base line defect?        答：藉由分析產(chǎn)品失效或線上缺陷監(jiān)控等資料，而發(fā)掘重點(diǎn)改善目標(biāo)。持續(xù)不斷推動(dòng)機(jī)臺(tái)與工藝缺陷改善活動(dòng)，降低defect level使產(chǎn)品良率于穩(wěn)定中不斷提升75.        YE 工程師的主要工作內(nèi)容？        答： 負(fù)責(zé)生產(chǎn)過(guò)程中異常缺陷事故的追查分析及改善工作的調(diào)查與推動(dòng)。 評(píng)估并

51、建立各項(xiàng)缺陷監(jiān)控(monitor)與分析系統(tǒng)。 開(kāi)發(fā)并建立有效率的缺陷工程系統(tǒng)，提升缺陷分析與改善的能力。 協(xié)助module建立off-line defect monitor system, 以有效反應(yīng)生產(chǎn)機(jī)臺(tái)狀況。76.        何謂Defect?        答：Wafer上存在的有形污染與不完美，包括    Wafer上的物理性異物（如：微塵，工藝殘留物，不正常反應(yīng)生成物）。 化學(xué)性污染（如：殘留化學(xué)藥品，有機(jī)溶

52、劑）。 圖案缺陷（如：Photo或etch造成的異常成象，機(jī)械性刮傷變形，厚度不均勻造成的顏色異常）。 Wafer本身或制造過(guò)程中引起的晶格缺陷。77.        Defect的來(lái)源？        答： 素材本身：包括wafer,氣體，純水，化學(xué)藥品。 外在環(huán)境：包含潔凈室，傳送系統(tǒng)與程序。 操作人員：包含無(wú)塵衣，手套。 設(shè)備零件老化與制程反應(yīng)中所產(chǎn)生的副生成物。78.       

53、; Defect的種類依掉落位置區(qū)分可分為?        答： Random defect : defect分布很散亂 cluster defect : defect集中在某一區(qū)域 Repeating defect : defect重復(fù)出現(xiàn)在同一區(qū)域79.        依對(duì)良率的影響Defect可分為?        答： Killer defect =>對(duì)良率有影響 Non-

54、Killer defect =>不會(huì)對(duì)良率造成影響 Nuisance defect =>因顏色異?；騠ilm grain造成的defect,對(duì)良率亦無(wú)影響80.        YE一般的工作流程?        答： Inspection tool掃描wafer 將defect data傳至YMS 檢查defect增加數(shù)是否超出規(guī)格 若超出規(guī)格則將wafer送到review station review    確認(rèn)

55、defect來(lái)源并通知相關(guān)單位一同解決81.        YE是利用何種方法找出缺陷(defect)?        答：缺陷掃描機(jī) (defect inspection tool)以圖像比對(duì)的方式來(lái)找出defect.并產(chǎn)出defect result file.82.        Defect result file包含那些信息?    

56、60;   答： Defect大小 位置,坐標(biāo) Defect map83.        Defect Inspection tool 有哪些型式？        答：Bright field & Dark Field84.        何謂 Bright field?        答：

57、接收反射光訊號(hào)的缺陷掃描機(jī)85.        何謂 Dark field?        答：接收散射光訊號(hào)的缺陷掃描機(jī)86.        Bright field 與 Dark field 何者掃描速度較快?        答：Dark field87.     

58、   Bright field 與 Dark field 何者靈敏度較好?        答：Bright field88.        Review tool 有哪幾種？        答：Optical review tool 和 SEM review tool.89.        何為optical review tool?        答：接收光學(xué)信號(hào)的optical microscope. 分辨率較差,但速度較快,使用較方便90.        何為SEM review tool?        答：SEM (scanning electron microscope)