主漂移室電子學(xué)

1、4.10電子學(xué)4.10.1 主漂移室電子學(xué)設(shè)計目標(biāo)主漂移室MDC 電子學(xué)系統(tǒng)是用來接收主漂移室6796根信號絲的輸出信 號，并經(jīng)過一系列處理后將數(shù)據(jù)傳送至在線數(shù)據(jù)獲取系統(tǒng)作進(jìn)一步分析處理。 其主要任務(wù)可歸結(jié)為： 精確測量對撞產(chǎn)生的次級粒子在穿過室本體時所產(chǎn)生的電離電子到陽極絲信號絲的漂移時間，從而給離線分析提供粒子穿過室本體時在 r，J平面 中的位置信息，以確定粒子在室體中飛越的徑跡和動量。粒子在 Z向的位置坐 標(biāo)由斜絲法通過離線分析給出，其 R向位置那么由信號絲的徑向坐標(biāo)給出。 測量陽極絲信號絲輸出信號所攜帶的電荷量，以確定粒子穿過室本 體時的能量損失dE/dx，從而鑒別粒子種類。 給觸發(fā)判

2、選系統(tǒng)Trigger提供各個漂移單元信號絲的命中信息，作為 其一級判選的依據(jù)之一。 接受觸發(fā)判選系統(tǒng)的判選結(jié)果，假設(shè)判選有效，那么將所得數(shù)據(jù)緩存以便讀 出，否那么那么將所得數(shù)據(jù)適時予以丟棄。1.電荷測量表征電荷測量性能的根本設(shè)計指標(biāo)主要包括電荷分辨、動態(tài)范圍和積分非線性等項，現(xiàn)分別簡述如下。1電荷分辨按MDC室本體的設(shè)計，在所選用的氣體和工作條件下，對最小電離粒子的 最可幾能量損失的dE/dx分辨要求到達(dá)-e= 6%。該項分辨主要由兩局部組成： 室本體的奉獻(xiàn)和電子學(xué)的奉獻(xiàn)。室本體固有的能量分辨是系統(tǒng) dE/dx分辨的主要 奉獻(xiàn)者。為了盡量減少電子學(xué)系統(tǒng)對dE/dX分辨的影響，總體設(shè)計要求其奉獻(xiàn)

3、匚ee 應(yīng)小于室本體奉獻(xiàn)的15%。按此要求，容易算得電子學(xué)系統(tǒng)的奉獻(xiàn)應(yīng)滿足：匚ee遼0.9%MDC設(shè)計成階梯狀圓桶形小單元結(jié)構(gòu)，從內(nèi)到外有按同心元結(jié)構(gòu)組成的43 個信號絲層。這樣對于一個沿徑向穿過的徑跡可得 43次取樣。由于粒子穿過室 體時的能量損失服從Landau分布，能量損失的高端有很長的尾巴。通常在考慮 能量分辨時，對這些高端信號要作高端截斷處理，截端平均可按70%考慮。設(shè)單個通道電子學(xué)電荷測量的分辨為 匚enc，那么在考慮截斷平均后，為使整個電子 學(xué)系統(tǒng)的奉獻(xiàn)不大于0.9%，那么應(yīng)有：ENCee0.9%43 0.7由此得：-ENC 5%MDC在設(shè)計的工作參數(shù)下其最小電離粒子的最可幾輸出

4、電荷量根據(jù)估算約 100fc,故單個通道的電荷分辨寫成以電荷量為單位的形式那么有：匚enc - 100 fc 5% = 5 fc這實際上就是系統(tǒng)等效輸入噪聲電荷的設(shè)計值。(2) 動態(tài)范圍在電子學(xué)系統(tǒng)和室本體聯(lián)機(jī)情況下，電子學(xué)輸入端的等效輸入噪聲電荷將主 要由MDC信號絲的單絲輸出噪聲電荷所決定?？紤]到后者的奉獻(xiàn)比每道電子學(xué) 的二enc要大得多，因此量程低端可取為15fc。如前所述，粒子穿過室體時的電離能量損失服從Iandau分布，由于這一分布的范圍很寬，電荷測量的動態(tài)范圍不可能覆蓋這一能量損失的全部范圍。如 前所述，與這一分布的峰值相應(yīng)的最小電離粒子的最可幾輸出電荷量約100fc，參考BESI

5、I MDC多年來dE/dx測量的結(jié)果，BESIII MDC 電荷測量的高端可按 1800fc 考慮。(3) 積分非線性在滿量程范圍內(nèi)(15fc-1800fc)，積分非線性可控制在INL < 2 %。必要時可 進(jìn)行二次項非線性修正，以提高線性度。非線性修正的工作可由數(shù)據(jù)讀出機(jī)箱 的主控制器-PowerPC來完成。1.時間測量(1)時間分辨如前所述，漂移室通過測量漂移時間來確定粒子穿過室體時的徑跡。按總體設(shè)計要求，徑跡測量的定位誤差要求到達(dá)-p =130 m該項誤差主要由兩局部構(gòu)成：一局部是室本體單絲空間分辨的奉獻(xiàn)二dp，該項奉獻(xiàn)主要是由電離電子在向陽極絲漂移過程中的擴(kuò)散效應(yīng)等所造成。另一部

6、 分那么是單個通道電子學(xué)對位置分辨的奉獻(xiàn) Jp。假設(shè)取匚ep< 15%匚p，那么有G Wm按BESIII MDC的設(shè)計，在所選用的氣體和電場條件下，電離電子在室體 中的漂移速度為 30卩m/ns，因此單個電子學(xué)通道的時間分辨二t上限可取為0.67 ns。因此，將時間分辨的設(shè)計目標(biāo)確定為：-t - 0.5ns上面討論的電子學(xué)的時間分辨實際上源于四局部: 正、負(fù)電子束團(tuán)在Z向束流方向展開所造成的對撞時刻的不確定性， 從而造成對撞所產(chǎn)生的次級粒子出射時刻的不確定性。按BEPCII的設(shè)計，束團(tuán)在Z向展開的長度“ =1.5cm,因此，粒子出射時刻的不確定性為：1.5cm2 c二 35PS式中c是光

7、速。對于漂移室的時間測量來說，該項誤差可以忽略不計 低閾前沿甄別由于幅度效應(yīng)所造成的定時誤差。漂移室輸出信號的動態(tài) 范圍大，估計由此造成的定時誤差 G2 - 1ns這局部誤差在離線分析時可用測得 的電荷量進(jìn)行修正，因此這一誤差對時間分辨的影響這里可不予考慮。 噪聲在信號上的迭加所造成的定時時刻的晃動。這一噪聲主要源于室本 體的信號絲和前置放大器以及后續(xù)電子學(xué)處理電路。由噪聲造成的定時時間晃 動估計可控制在不大于100ps,對時間分辨的影響根本可忽略不計。 TDC測時誤差 G3。這是電子學(xué)時間分辨的主要來源。利用基于 CERN HPTDC芯片設(shè)計的時間測量電路，由于芯片本身的測時誤差即便是工作在

8、低分 辨模式也可以到達(dá)250ps左右，因此電子學(xué)系統(tǒng)的時間分辨不計定時誤差取 為0.5ns是較為合理的選擇。量程時間測量的量程由電離電子在室本體中的漂移時間決定。當(dāng)粒子擊中信號 絲，電離電子的漂移時間幾乎為0;當(dāng)粒子從小單元一個頂角的內(nèi)側(cè)穿過，那么有 最大漂移時間350ns 詳見下節(jié)討論。為留有余地，時間測量的量程取為 0-400n& 3積分非線性在量程范圍0 400ns內(nèi)，積分非線性可控制在INL < 0.5%。必要時可利 用PowerPC在數(shù)據(jù)讀出過程中進(jìn)行二次項非線性修正，以提高線性度。系統(tǒng)設(shè)計考慮設(shè)計中的BEPCII將采用多束團(tuán)運(yùn)行，對撞周期為 8ns，而觸發(fā)判選系統(tǒng) 級

9、判選所需要的時間Trigger latency為6.4s，遠(yuǎn)大于對撞周期，因此電子 學(xué)系統(tǒng)的設(shè)計必須采用流水線技術(shù)，高速地將每次對撞可能產(chǎn)生的信息進(jìn)行適 時獲取和暫存，根據(jù)有無觸發(fā)判選信號到來再決定與之相應(yīng)的信息的取舍，這 樣才能不喪失好事例信息。BEPCII的設(shè)計亮度將到達(dá)1 X1033/cm2/s,漂移室又處在譜儀內(nèi)層，緊靠對撞 點，信號絲擊中率高，電子學(xué)系統(tǒng)所要處理的信息量很大，因此電路設(shè)計必須 采用多級并行處理，才能有效地減少系統(tǒng)死時間。MDC采用小單元結(jié)構(gòu)。一個測量單元的示意圖和單元尺寸如圖4.10-1所示。根據(jù)MDC的設(shè)計參數(shù)，電離電子在氣體中的漂移速度為3.0cm/卩s。漂移距離

10、是一個隨機(jī)量，取決于正負(fù)電子對撞所產(chǎn)生的次級粒子的入射位置。顯然，最 大漂移距離約為半個對角線的長度，即 1/2 X 162+162) 1/2 = 11.3mm。不考慮擴(kuò) 散和電場不均勻性的影響，可得電子在室中最大漂移時間為：tmax=11.3mm/3.0cm/pS = 377ns考慮到外層單元尺寸略大，并考慮到由于電、磁場的影響，電子的漂移軌跡 并非直線，故可取最大漂移時間為：tmax = 450ns16mm16mm 場絲O 信號絲圖4.10-1 MDC 一個測量單元的示意圖單個電離電子漂移到陽極絲附近時在強(qiáng)電場的作用下由于雪崩過程而在陽 極絲上產(chǎn)生1/t電流波形，可表示為:i(t) = k

11、 Xt0式中，k是常數(shù)，由漂移室的工作參數(shù)決定；t0是室的特征時間常數(shù)，根據(jù) MDC的設(shè)計，t01.5ns= i(t)的波形形狀如圖4.10-2所示，其后沿的緩慢下降 是由于雪崩形成的正離子團(tuán)向陰極絲的緩慢運(yùn)動所造成。由上式可知，該電流下降到峰值的 1%以下所需時間約250ns。信號絲的實 際輸出波形，就是由假設(shè)干這樣的單個電離電子所形成的 1/t波形的迭加。我們用 garfield程序?qū)谓z輸出波形進(jìn)行了仿真，一個典型結(jié)果如圖 4.10-3所示。圖中 假設(shè)干電流尖峰正是這種1/t波形相迭加的結(jié)果。實際輸出波形的寬度tw與粒子的入射位置有關(guān)，觀測顯示，這一寬度大體上符合下面的關(guān)系:tw =td

12、maxmin250 (ns)式中，td_max是徑跡中距離陽極絲最遠(yuǎn)的電離電子的漂移時間，td_min是距陽極絲 最近的電離電子的漂移時間。Induced currcntx； on groljp 2圖4.10-3 BESIII MDC 絲信號仿真一例顯然，當(dāng)徑跡穿過一個探測單元的對角線時，如圖4.10-4中箭頭所示，這時輸出信號有最大寬度：twm a = 400-0+250 = 650ns這與計算機(jī)實際仿真結(jié)果相一致。當(dāng)徑跡以45傾角從探測單元一個頂角的內(nèi)側(cè)穿過時， 如圖4.10-4中箭頭 所示，在探測單元內(nèi)只產(chǎn)生極少量的電離電子，這些電離電子幾乎是同時到達(dá) 陽極絲，這時輸出信號有最小寬度：t

13、wmax = 400-400+250 = 250ns顯然，穿過任何其它位置的徑跡，在信號絲上形成的信號寬度都介于上述兩 者之間。同時可以看出，在任一 t時刻穿過單元中任一位置的徑跡，信號絲輸 出信號的 “漂移時間+信號寬度 其值應(yīng)近似等于上述最大信號寬度，即650ns以上估算假設(shè)了電離電子沿徑跡有均勻密集的分布。初步設(shè)計方案根據(jù)前面的討論，MDC電子學(xué)系統(tǒng)原理性方塊圖可設(shè)計成如圖 4.10-5所示。 從功能上考慮，系統(tǒng)主要由9類電路組成，即： 前置放大電路； “主放大+濾波成形+定時甄別電路； 電荷測量電路； 時間測量電路； 閾電壓電路； JTAG控制電路； 校準(zhǔn)和工作模式控制電路； 扇出電路

14、； 讀出控制電路。從系統(tǒng)結(jié)構(gòu)上考慮，上述各局部電路如何實現(xiàn)優(yōu)化組合， 這是系統(tǒng)設(shè)計需要 考慮的重要問題。我們的設(shè)計思想力求表達(dá)： 有利于簡化系統(tǒng)設(shè)計。即應(yīng)盡可能減少部件，減少品種，使龐大、復(fù)雜 的系統(tǒng)變得比擬簡單，以易于操作，易于系統(tǒng)建成后的維護(hù)運(yùn)行。 有利于提高系統(tǒng)的可靠性。 有利于節(jié)省系統(tǒng)造價。基于以上考慮，我們決定將系統(tǒng)中“后放大 +濾波成形+定時甄別電路、 電荷測量電路、時間測量電路和閾電壓電路聚集在一起，按9U VME標(biāo)準(zhǔn)統(tǒng)一設(shè)計電路板。我們把這一電路板稱之為 MQT插件。由于電路的復(fù)雜性，這一設(shè) 計方案將具有相當(dāng)?shù)碾y度，如何實現(xiàn)預(yù)期的性能指標(biāo)，這在技術(shù)上無疑是一次 挑戰(zhàn)。按照上述設(shè)

15、計方案，整個系統(tǒng)的硬件電路，將主要由五局部組成，即: 前置放大器; MQT插件； 校準(zhǔn)和工作模式控制插件; 扇出插件； 讀出控制插件。圖4.10-5給出了基于上述設(shè)計考慮的系統(tǒng)框圖結(jié)構(gòu)。圖中讀出控制電路和扇 出電路未予畫出。下面，就上述五局部電路的設(shè)計考慮分別討論如下：如前所述，粒子穿過漂移室時的能量損失服從朗道Landau分布，其低端 信號十分微弱yA量級，因此信號絲的輸出信號必需作適當(dāng)預(yù)放大，才能適 合后續(xù)電路處理的需要。為了減少分布參量的影響，提高信噪比，這一放大應(yīng) 在緊靠絲信號的輸出端進(jìn)行。電路設(shè)計要點可概述如下： 由于對同一個絲信號同時要作電荷和時間測量，因此前置放大器必須設(shè)計成跨阻

16、型transimpedanee type以保存絲信號前沿所攜帶的時間信息。帶寬可控制在80MHz左右，以對絲信號的上升速率不產(chǎn)生明顯影響。 信號絲特性阻抗約390Q,為防止信號反射，前放的輸入阻抗應(yīng)設(shè)計得與之相匹配。 由于MDC采用小單元結(jié)構(gòu)，相鄰信號絲間的串?dāng)_大大減少，對 14mm< 14mm小單元所作的仿真結(jié)果說明，某擊中絲信號在鄰絲上的串?dāng)_約 2%。 因此，在測量誤差允許的范圍內(nèi)，前放輸入端可不設(shè)串?dāng)_抵消電路。 主漂移室的各信號絲層，特別是其內(nèi)層，緊靠對撞點，本底很高，電路 應(yīng)考慮低噪聲設(shè)計。 由于空間限制，信號的后級處理需在離開探測器較遠(yuǎn)處18m進(jìn)行,因此電路應(yīng)采用差動輸出驅(qū)動

17、50Q負(fù)載，具有驅(qū)動長線的能力。 每路前放設(shè)計成1片子板，以提高性能，節(jié)省空間，便于維修。 校準(zhǔn)刻度信號在前放板上采用可程控的階躍電壓通過小電容耦合到每個 通道的輸入端。 每塊前放板卡按8路設(shè)計，采用4層印制板。由于受漂移室端面空間的限制，前放板與高壓板為漂移室的場絲提供工作高壓將作為整體設(shè)計 成一塊板，板的尺寸約11cmX5cm左右。電路板直接安裝在室體端面，每個通道 通過一條數(shù)厘米長的過渡連接線與信號絲的 feedthrough相連。臺階和內(nèi)室局部 的假設(shè)干前放板，由于受空間限制只能安裝在離開端面約10cm1m處，其輸入端與feedthrough之間以390ohm的同軸屏蔽電纜相連。由于附

18、加電纜的引入，這 局部前放的噪聲特性必然會有所變差，變差的程度有待實驗觀測。表4.10-1 BESII MDC前置放大器主要性能指標(biāo)Gai n12 kohm 土 12mv/ 卩 ABand width70 MHzRise time5 nsIn put impede nee30 ohmNoise50 nAOutput impede nee47 ohmOutput modeDifferential，driving 50 ohmPower dissipati on30 mw 6V按照上述要求設(shè)計的前置放大器將在參考BESII MDC前置放大器的根底上，經(jīng)適當(dāng)改良而成。多年的運(yùn)行說明，BESII MD

19、C前放的性能是良好的。表4.10-1給出了其主要的性能指標(biāo)。近期，我們在此根底上設(shè)計了新的混合集成電 路，測試說明，其性能指標(biāo)能較好地滿足 BESIII MDC的測量要求。在此根底 上，我們又進(jìn)一步研制了前放子板，每板一個通道，采用4層印制板，兩面貼裝元器件，子板尺寸約2.6 0.9cm。測試說明，該子板性能良好，能滿足 BESIII MDC的測量要求。圖4.10-6給出了該子板一個通道的原理圖。子板設(shè)計的 進(jìn)一步改良正在進(jìn)行中。圖4.10-6 MDC前置放大器單個通道原理圖2. MQT插件如前所述，該電路主要由4局部組成，此外，還包含一局部校準(zhǔn)刻度電路。 現(xiàn)分別描述如下。(1) “主放大+濾

20、波成形+定時甄別電路這局部電路接收來自前置放大器的差分輸出信號，其電纜長度約18m。圖4.10-7給出了這局部電路的方塊圖。該電路的主要任務(wù)是： 將來自前放的信號經(jīng)緩沖放大后分成兩路，一路用于電荷測量，另一路 用于時間測量。 用于時間測量的一路，信號在作進(jìn)一步快速放大后采用 AD96687作低閾 前沿甄別，給出定時信號，該信號送至?xí)r間測量電路，作為時間測量中hit信號的到達(dá)時刻。該信號同時經(jīng)18m長的電纜送給觸發(fā)判選系統(tǒng)作為1級判選的 依據(jù)之一。 考慮到小幅度信號過閾時間短，甄別后給出的定時信號窄，在經(jīng)過 長電纜傳輸后往往不能有效觸發(fā)后續(xù)電路，故定時信號在送至觸發(fā)判選電路前， 應(yīng)先將其成形為具

21、有一固定寬度的信號，這一寬度可設(shè)為200nso成形后的信號采用光電耦合器件或光纖送至觸發(fā)判選系統(tǒng)，以實現(xiàn)兩者之間的地隔離。低閾甄別需要有穩(wěn)定的閾電壓。閾電壓的產(chǎn)生方法見后面的討論。漂移室輸出信號的動態(tài)范圍較大，由于幅度效應(yīng)，前沿定時會有較大的定時誤差，其誤差的c值，如前所述估計在1ns左右。這一誤差留待離線分析時用相 應(yīng)通道的電荷量進(jìn)行修正。降低甄別閾，是減少這一誤差的重要措施。但甄 別閾的減少受到電路噪聲的限制。因此，減少前置放大器的等效輸入噪聲，對 提高定時精度十分重要。 用于電荷測量的一路，其任務(wù)是完成對信號的濾波成形，以便后續(xù)電荷 測量電路完成對電荷量的測量。如何濾波成形，取決于電荷測

22、量電路采用什么 樣的技術(shù)方案來實現(xiàn)電荷量的獲取。輸出信號的特點，同時參考了國外同類系統(tǒng)的設(shè)計經(jīng)驗，我們決定采用基于 FADC pipeline Flash ADC的數(shù)值積分法來實現(xiàn)對 BESIII MDC電荷量的測量。 這一方法的根本原理就是用 FADC對輸入的模擬信號連續(xù)地進(jìn)行瞬間數(shù)字化， 再對這些數(shù)字化結(jié)果進(jìn)行數(shù)值積分，這一積分的結(jié)果就代表了輸入波形的面積， 因此也就代表了輸入信號的電荷量。如前所述，信號絲的輸出波形為假設(shè)干 1/t波形的迭加。在采用數(shù)值積分法求 取電荷量時，必須對輸出信號進(jìn)行濾波成形，使其比擬平滑，以便在測量精度 允許的范圍內(nèi)盡量選用較低頻率的 FADC。采用簡單的RC濾

23、波成形電路即可達(dá) 到這一目的。值得注意的是，由于漂移室單絲信號率較高，而信號的出現(xiàn)是隨 機(jī)的，且輸出波形無規(guī)律性，難以用解析式表達(dá)出來，一旦發(fā)生信號堆積，就 很難將兩信號區(qū)分開來，難以對堆積的影響進(jìn)行修正。因此，電路設(shè)計必須根 據(jù)容許的堆積幾率的大小，而將信號成形在一定寬度的范圍內(nèi)。據(jù)初步測算，BESIII MDC的單絲平均信號率擊中率為30k/s。根據(jù)泊松 概率分布公式P(N, t)=("t)N鮎N! e式中，n是信號的平均計數(shù)率，PN， t是在 t時間內(nèi)出現(xiàn)N個信號的幾 率。由此可以算得在不同的時間間隔 t內(nèi)，出現(xiàn)兩個或兩個以上信號的幾率，詳見表4.10-2。由表4.10-2可以

24、看出，假設(shè)時間間隔為2卩s,堆積幾率約6%,明顯偏高；當(dāng) 時間間隔為1.0卩s,堆積幾率約3 %。當(dāng)時間間隔進(jìn)一步減小，雖堆積幾率可有 所降低，但降低幅度不大，而且難以實現(xiàn)預(yù)期的平滑效果。因此， 1.0卩s的時間 間隔是較為合理的選擇。而積分下限應(yīng)始于t=t ，即始于一次有意義對撞的起始 時刻。表4.10-2不同時間間隔內(nèi)的堆積幾率時間間隔 t (卩s)堆積幾率2.05.8 %1.54.4 %1.03.0 %0.92.7 %0.82.4 %0.72.1 %0.61.8 %前面提到，次級粒子不管從什么位置穿過某個探測單元， 其信號絲的輸出信 號都滿足關(guān)系式“漂移時間+信號寬度 < 650n

25、s。顯然，為了使輸出信號能完 全被積分寬度所覆蓋，成形電路中 RC時間常數(shù)的選擇在任一情況下都應(yīng)滿足：“漂移時間+成形后的信號寬度<1s為了到達(dá)這一要求，如圖4.10-7所示，電路中采用了兩級成形，第一級采用 了簡單的RC濾波成形，使波形變得比擬平滑；第二級采用了極 -零抵消電路， 以消去RC濾波成形后形成的長尾， 從而確保信號不管在t=r時刻以后何時到 達(dá)，都能在積分寬度內(nèi)降至信號峰值的 1%以下。為此，我們在Pspice環(huán)境下對 此進(jìn)行了仿真，證明了這一設(shè)計要求是可以實現(xiàn)的。根據(jù)上述成形要求，用 Garfield程序所進(jìn)行的仿真說明，選用取樣頻率為 40MHz、分辨率為10bit的F

26、ADC能充分滿足測量精度的要求。成形后的信號經(jīng)緩沖后，用差動輸出和交流耦合的方式送至電荷測量電路的 輸入端。交流耦合的目的是為了使后級 FADC的信號輸入端有穩(wěn)定的基線電平， 免受前級由于溫度變化所引起的基線電平移動。(2) 電荷測量電路如前所述，電荷測量將采用基于 FADC的數(shù)字流水線設(shè)計方案，通過數(shù)值 積分獲取信號所攜帶的電荷量。圖 4.10-8給出了用數(shù)值積分法測量電荷量的示 意圖。采用Flash ADC (FADC)對被測波形等間隔地全景取樣，得到一系列數(shù)字 化取樣值D0，D1，D2Dn。對所得數(shù)據(jù)進(jìn)行數(shù)值積分，即令NQ = k'i -4Di Di _1T2TriggerTri

27、gger late ncy那么積分值Q與輸入信號的電荷量成正比。式中，T是取樣時鐘Clock的周期，k 是比例因子，可由在線刻度給出。此法電路簡單，容易構(gòu)成快速的數(shù)字流水線， 且數(shù)據(jù)統(tǒng)計性能好，在FADC的取樣頻率和bit數(shù)選取適當(dāng)?shù)那闆r下，可以有足 夠高的測量精度。圖4.10-8基于FADC的數(shù)值積分示意圖根據(jù)BESIII MDC電荷測量精度的要求以及仿真結(jié)果，如前所述，決定選用 分辨率為10bit、取樣速率為40MHz的FADC。取樣時鐘40MHz 由Trigger 系統(tǒng)提供，該時鐘應(yīng)與對撞束團(tuán)嚴(yán)格同步。由于現(xiàn)場可編程門陣列 FPGA 近 年來開展迅速， 且具有極優(yōu)良的可編程處理特性，我們

28、決定把它引入 MDC的 電荷測量電路，以提高系統(tǒng)的整體性能。圖4.10-9給出了電荷測量電路的原理性方塊圖。圖中，模擬信號處理電路Analog processing接受來自放大成形電路的 dE/dx信號并作必要的處理，如 增益調(diào)整、直流電平移動，緩沖驅(qū)動和濾除高頻噪聲等，以提高信號質(zhì)量，使 之與FADC芯片的輸入特性相匹配。FADC芯片按照與束流同步的40MHz時鐘clock頻率連續(xù)不停地對模擬輸入信號進(jìn)行取樣和瞬間數(shù)字化，并將數(shù)字化 的結(jié)果以同一個時鐘頻率適時寫入數(shù)字流水線pipeline。數(shù)字流水線的長度至 少應(yīng)取為Trigger latency 丄' 6.4us 丄' 小

29、廠“L =11 = 257 cellsclock _ period25ns這樣才能不喪失好事例數(shù)據(jù)。上式中加1的原因是為了取得t=r時刻前一個時鐘的取樣值，該值通常為基線值。平時，也就是在無Trigger信號到來時，Pipeline 中的數(shù)據(jù)從出口處按時鐘節(jié)拍不停地被丟棄，而不進(jìn)入后級電路。這時，Pipeline中的數(shù)據(jù)處于不斷更新的狀態(tài)。一旦判選有效，也即當(dāng)有Trigger信號到來時，pipeline中的數(shù)據(jù)不再被丟棄， 在邏輯控制電路的作用下，電路將依次完成以下操作： 將pipeline中取出的第一個數(shù)據(jù)存入 Baseline registe，該數(shù)據(jù)必為基線 值，也即臺基值； 將隨后取出的

30、40個數(shù)據(jù)(1us積分寬度內(nèi)的數(shù)據(jù))在減法器(subtracter)中與 基線值依次相減，并將差值送入累加器(Accumulator)； 累加器在進(jìn)行40次相加后，將其“和與預(yù)先設(shè)置的數(shù)字閾( digital threshold)在比擬器(comparator)中進(jìn)行比擬，假設(shè)小于閾，那么將累加結(jié)果丟棄， 這樣就實現(xiàn)了“零數(shù)據(jù)壓縮；假設(shè)大于閾，那么在裝配通道地址后，寫入數(shù)據(jù)緩 存器(data buffer)。寫入的這一累加結(jié)果，代表了波形的面積，也就代表了欲測 量的電荷量。 在完成上述寫入后，將各個通道 Data buffer中的數(shù)據(jù)按40MHz時鐘節(jié) 拍，依次寫入一 Global buffe

31、r (關(guān)于Global buffer的組成和數(shù)據(jù)在其中的存放格 式見下一節(jié)的描述)，等待VME前來讀出。 在結(jié)束上述過程后，停止從 pipeline中接受數(shù)據(jù)，直到下一個 Trigger到 來后，繼而重復(fù)上面的過程。Local FPGA.40MHzAnalog“ 一10- bit processingVin40MHz ClockTriggerCheckPipelineSubtracter AccumulatorRegisterCoun terLogic Con trolFADCBaseli neI TriggerDataBufferVMEbusTGlobal FPGAGlobal Buffer

32、Digital ThresholdComparator圖4.10-9電荷測量電路方塊圖在數(shù)據(jù)從pipeline向后轉(zhuǎn)移的1 ys期間，假設(shè)繼續(xù)有Trigger信號產(chǎn)生，那么由 Trigger系統(tǒng)予以屏蔽，否那么，控制邏輯將變得十分復(fù)雜。因此，這1 ys的時間就是系統(tǒng)的死時間。上述流水線等邏輯處理過程，全都安排在一片F(xiàn)PGA內(nèi)來實現(xiàn)，如圖4.10-9 中上面一個虛線框所示。我們把這一FPGA稱之為Local FPGA。FPGA內(nèi)的所有處理過程均通過 VHDL語言編程來實現(xiàn)。因此，對邏輯控制和數(shù)據(jù)處理方式 的變更有極大的靈活性。一片這樣的FPGA將處理4個通道，具有很高的裝配密度。此外，電路中還設(shè)

33、有一個 8bit的Trigger counter，每來一次Trigger，其計數(shù) 增1。在每次增1后，該計數(shù)值也存入 Global buffer，與其相應(yīng)的數(shù)據(jù)一起形成 一個屬于該Trigger的數(shù)據(jù)塊數(shù)據(jù)格式待下節(jié)討論。Trigger counter由于設(shè)置為8bit，因此，每256個Trigger以后，應(yīng)復(fù)原為0。 為了防止由于 Trigger counter計數(shù)出錯造成大量數(shù)據(jù)失效，電路中還設(shè)置了 Trigger counter計數(shù)出錯檢驗電路圖4.10-8中未予畫出。方法是：先將Trigger counter初始化為0,觸發(fā)判選系統(tǒng)在每發(fā)出第256個Trigger信號后，等待約500n

34、s, 緊接著就發(fā)出一個Check信號。出錯檢驗電路在接到這一信號后，將當(dāng)前Tgigger counter的計數(shù)值與0比擬，如果兩者相等，那么說明Trigger counter計數(shù)無誤，如 果不等，那么往Global buffer寫入一出錯標(biāo)志，VME主控制器在讀到這個出錯標(biāo) 志后，對前面讀到的256個數(shù)據(jù)塊將作必要的處理。同時，不管檢驗結(jié)果無誤 或有誤，在完成檢驗后，都將強(qiáng)制性地使Trigger counter復(fù)位，繼而開始下一輪計數(shù)。Global buffer和Trigger counter等，也都設(shè)計在一片 FPGA內(nèi)來實現(xiàn)其邏輯 功能。我們把這一 FPGA稱之為Global FPGA，如

35、圖4.10-9中下面的虛線框所示。由上面的討論，可以得出如下結(jié)論：由于性能優(yōu)良的現(xiàn)場可編程器件FPGA的使用，使得電荷量提取的數(shù) 值積分法變得簡單、易行，在流水線過程中就可在電路板上實時完成電荷量的 提取和零數(shù)據(jù)壓縮，而且不造成額外的死時間。通過上述數(shù)據(jù)流程的設(shè)計，可以實現(xiàn) FADC變換、數(shù)據(jù)轉(zhuǎn)移、電荷量提 取、零數(shù)據(jù)壓縮和VME從插件中讀取數(shù)據(jù)等五個過程同時進(jìn)行，從而大大地提 高了板級電路并行處理的能力。上述電荷測量的技術(shù)方案目前已進(jìn)行了初步的預(yù)制研究，測試結(jié)果說明，該方案是可行的。3時間測量電路MDC時間測量電路是用來測量代表對撞發(fā)生時刻的t '信號和信號絲輸出信號前沿的起始時刻(

36、首電子到達(dá)時刻)之間的時間間隔。這一間隔實際上包含 了 3個不同的子間隔： t時刻對撞產(chǎn)生的次級粒子飛行至某信號絲擊中點附近所需要的時間， 這一時間隨次級粒子的出射方向和信號絲機(jī)械位置的不同而不同； 距離信號絲最近的電離電子漂移到信號絲所需要的時間。嚴(yán)格說，這一 時間才是有意義的時間，因為由這一時間才可準(zhǔn)確地推算出對撞產(chǎn)生的次級粒 子在室本體中飛行徑跡的空間座標(biāo)； 雪崩信號(絲信號)由擊中點傳輸?shù)叫盘柦z的一端，也就是傳輸?shù)角爸?放大器的輸入端所需要的時間，這一時間也是隨機(jī)的。電子學(xué)測得的時間是上述3局部時間之和，其中、兩點的奉獻(xiàn)由離線分 析予以修正。時間測量電路接收 主放大+成形濾波+定時甄別

37、電路送來的timing信號(定 時信號，以下簡稱為hit信號)，作為絲信號到達(dá)的起始時刻。時間測量的任務(wù) 就是給出信號和hit信號之間的時間間隔。由于觸發(fā)判選系統(tǒng)的判選過程是 以40MHz時鐘的一個周期25ns為步進(jìn)長度，而該時鐘與束團(tuán)對撞時刻嚴(yán)格同步， 所以每一個時鐘的起始時刻恰恰可以用來作為時間測量的t 信號。近期CERN微電子組研制了一種高性能的 TDC芯片，稱作HPTDC( High Performanee TDC)。該芯片將用于CERN大型強(qiáng)子對撞機(jī)LHC上目前正在設(shè)計 建造的幾種大型探測器的時間測量,其性能完全適用于 BESIII MDC的時間測 量。該芯片的主要技術(shù)指標(biāo)如下：無死

38、時間。32 ehannels/chip。芯片尺寸2.7 送.7 cm2時鐘頻率：40MHz。由外部提供，該時鐘應(yīng)與對撞束團(tuán)嚴(yán)格同步。時間分辨：根據(jù)不同測量要求，可程控設(shè)定以下4種分辨之一：250psRMSlow resoluti on mode70psRMSmedium resoluti on mode35psRMShigh resoluti on mode15psRMSvery high resolution mode 這時每片用作8個通道雙脈沖分辨：典型值5ns；確保值：10ns。 可分別測量脈沖前沿或后沿或前后沿同時測量。 片內(nèi)完成零數(shù)據(jù)壓縮和通道地址裝配。讀出緩沖器容量：32 bit

39、(width) 256 (le nth) Trigger信號緩沖器長度：16BGA封裝。價格。每片約人民幣 600元。顯然，HPTDC芯片具有很好的性能/價格比。選其作為BESIII MDC時間測 量的核心器件，對于提高系統(tǒng)性能，降低造價，其意義是顯然的。對于BESIII MDC的時間測量，用其低分辨一檔即可滿足測量要求。該芯片通過與對撞束團(tuán)同步的40MHz時鐘和Tgigger信號實現(xiàn)對hit信號到 達(dá)時刻的測量即測量漂移時間。片內(nèi)設(shè)有粗時間和細(xì)時間兩個計數(shù)器，同時 設(shè)有一個 PLLPhase Locked Loop和一個 DLL Delay Locked Loop。PLL 用來 對外部輸入的

40、40MHz時鐘進(jìn)行鎖相，給出鎖定在 40MHz、160Mhz和320MHz 的穩(wěn)定時鐘。根據(jù)時間測量精度分辨的要求，通過編程，粗時間計數(shù)器可 選擇上述三種時鐘之一作為工作時鐘稱為粗時鐘，用來記錄忙信號和hit信 號之間時間間隔的整數(shù)局部。DLL那么根據(jù)粗時間計數(shù)器所選擇的時鐘，通過延 遲鎖相，將其一個周期等份成假設(shè)干2n細(xì)小的間隔，也就是等效于將一個較低 頻率的粗時鐘變頻成一個甚高頻率的細(xì)時鐘，再與細(xì)時間計數(shù)器相配合，用來 完成對缺乏一個粗時鐘長度的分?jǐn)?shù)局部的測量。粗、細(xì)兩局部測量結(jié)果組合在 一起，便完成了時間測量。需要注意的是，這時的測量結(jié)果為相對值，并非相 對于信號的絕對時間間隔。t時刻的

41、尋找是通過設(shè)置 Trigger latency的長度為 粗時鐘周期的整數(shù)倍來實現(xiàn)的。以漂移室的時間測量為例， 圖4.10-10給出了從測量結(jié)果中提取出漂移時 間的原理圖。圖中，片內(nèi)設(shè)置的粗時間計數(shù)器和 Trigger計數(shù)器在初始化時，其 初值分別設(shè)置為preset_1和preset_2兩者之間滿足關(guān)系式preset_1 -preset_2 = Trigger late ncy在電路啟動后，兩個計數(shù)器都以同一粗時鐘計數(shù)。假設(shè)在t = r時刻，發(fā)生一次有意義的對撞，那么在經(jīng)過一個Trigger latency時間后，Trigger計數(shù)器的計數(shù) 值必為在t = r時刻粗計數(shù)器的計數(shù)值，這就相當(dāng)于找到

42、了 P時刻。從這一時 刻開始，開辟一時間窗search window，令其寬度等于最大漂移時間，上述時 間測量結(jié)果必定落在這一時間窗內(nèi)。將尋找到的測量結(jié)果減去當(dāng)前Trigger計數(shù)Preset 2Trigger active圖4.10-10 HPTDC時間提取概念 器的值，其差值必為相對于 t的漂移時間。需要指出的是，在我們的測量中，觸發(fā)判選系統(tǒng)是以40MHz時鐘為步進(jìn)判選時鐘，而在一個時鐘周期內(nèi)，包含有三個對撞周期。觸發(fā)判選電路并不能判 定一次有意義的對撞是發(fā)生在哪一次對撞，而是把t時刻一律看作是某個判選時鐘的起始時刻。由此造成的誤差1或2個對撞周期由離線分析予以修正。整個MQT電路板按9U

43、-VME64X標(biāo)準(zhǔn)來設(shè)計。前面板接收來自前放的 32 路模擬差動信號，在電路板上完成 主放大-成形濾波-定時甄別 32路電荷測量 和32路時間測量。時間測量需要的40MHz時鐘信號和Trigger信號與電荷測量 電路共用，均從前面板輸入。HPTDC給出的數(shù)據(jù)在其片內(nèi)已完成零數(shù)據(jù)壓縮和 通道地址的裝配，并且還給出與每一 Trigger相應(yīng)的字頭和字尾，形成了已標(biāo)準(zhǔn) 化的數(shù)據(jù)格式這里不再列出。一個重要的問題是，VME主控制器如何以盡可能少的時間開銷來完成電路 板上電荷測量數(shù)據(jù)和時間測量數(shù)據(jù)的讀出？目前的考慮如下：在電荷測量一節(jié)中已經(jīng)提及，在電路板上設(shè)有一Global buffer，用來存放電荷測量

44、的數(shù)據(jù)。這一 buffer可由電荷測量和時間測量電路兩者共用。即電荷測量和時間測量的數(shù)據(jù)，在Trigger信號到來后，均按照一定的格式，相繼存入這一 buffer中。為了提高VME數(shù)據(jù)讀出速度，電路設(shè)計采用 64 bit 每兩個32bit的 電荷數(shù)據(jù)或時間數(shù)據(jù)拼裝成一個64 bit的數(shù)據(jù)的數(shù)據(jù)寬度和 CBLTChainedBlock Transfer讀出方式。Global buffer的結(jié)構(gòu)和電路的讀出控制邏輯，將按照 這一要求進(jìn)行設(shè)計。Global buffer由FIFO構(gòu)成，其深度可設(shè)置在 1K左右。如果一旦由于某些原因，Global buffer內(nèi)數(shù)據(jù)因不能及時讀出而呈溢出狀態(tài)， 這時應(yīng)

45、給出一溢出信號overflow，通知觸發(fā)判選系統(tǒng)停止發(fā)出 Trigger信號， 直到溢出狀態(tài)消除。4閾電壓電路板上32路定時甄別電路需要有穩(wěn)定的閾電壓。提供這一閾電壓的方式可以 有多種選擇。一種是象BESII MDC那樣，全系統(tǒng)設(shè)計一個閾電壓產(chǎn)生器，為系統(tǒng)各個 MQT插件統(tǒng)一提供閾電壓。這樣處理的好處是各路閾電壓一致性好。但采用這 一方式時，各個插件所需閾電壓需從外部提供，這不但要增加外部連線，也容 易引入干擾。為優(yōu)化閾電壓電路的設(shè)計，我們決定采用獨(dú)立提供閾電壓的方案，即在每塊MQT插件板上設(shè)置一個DAC，直接為板上各個甄別電路提供閾電壓。該電壓通過VME總線程控可調(diào)。這一設(shè)計方式，就閾電壓的

46、穩(wěn)定性、可靠性和對外界干 擾的不靈敏性而言，無疑會優(yōu)于前者；就本錢而言，也會較前者有所降低。這 一設(shè)計也為漂移室各信號絲層需要采用不同閾電壓時，提供了方便和靈活性。 需要指出的是，由于各插件獨(dú)立提供閾電壓，可能會造成各插件閾電壓的一致 性有所降低。采用比擬精密的10bit或12bit DAC，其不一致性應(yīng)完全能限制在 可接受的范圍內(nèi)。(5) JTAG控制電路由于HPTDC的初始化和測試需通過JTAG控制來進(jìn)行，因此在電路板上將 通過對一片F(xiàn)PGA的編程來實現(xiàn)JTAG的功能。該片F(xiàn)PGA根據(jù)接收到的VME 命令，從而啟動JTAG功能的執(zhí)行。3. 校準(zhǔn)和工作模式控制電路該電路的作用是：為系統(tǒng)提供檢

47、測和校準(zhǔn)刻度信號，并確定系統(tǒng)的工作模式。該電路由三局部組成：(1) 校準(zhǔn)時序產(chǎn)生和系統(tǒng)工作模式控制電路這局部電路的作用是： 用來模擬產(chǎn)生系統(tǒng)處于校準(zhǔn)刻度工作模式時所需要的5個控制信號，即:40MHz 時鐘信號 Clock_c；Trigger 信號 Trigger_c；啟動信號Start；復(fù)位信號Reset_cTrigger號檢查信號Check_Q 通過程控方式?jīng)Q定系統(tǒng)是工作于在線數(shù)據(jù)獲取模式還是工作于校準(zhǔn)刻度 模式。當(dāng)設(shè)置為在線數(shù)據(jù)獲取工作模式時，那么該電路接收從Trigger系統(tǒng)發(fā)送來的如下4個信號，即：40MHz 時鐘信號 Clock_t ；判選有效信號Trigger_t ；復(fù)位信號Res

48、et_t ；Trigger號檢查信號Check_t。這時電路對這4個信號只起“中繼作用，在接收到這4個信號后，不加阻 擋地將它們再分別送至電路的輸出端，從而使系統(tǒng)進(jìn)入在線數(shù)據(jù)獲取的過程。當(dāng)該電路設(shè)置為校準(zhǔn)刻度工作模式時，那么上述從 Trigger系統(tǒng)發(fā)送來的4個 信號的輸入端被封堵。代之以這 4個信號，這時電路在程控下產(chǎn)生的 5個控制 信號，如前所述即Clock_c, Trigger_c, Reset_c, Check_c和Start，將被允許輸出， 從而使系統(tǒng)進(jìn)入校準(zhǔn)刻度或自檢的過程。Clock_t 和 Clock_c, Trigger和 Trigger_c, Reset_t 和 Reset

49、_c, Check_t 和 Check_c在兩種工作模式下相互取代，分別成對應(yīng)關(guān)系。它們在電路中被輸出后統(tǒng)稱之為Clock, Trigger，Reset和Check信號。而在校準(zhǔn)刻度模式下產(chǎn)生的 Start信號在輸出后那么仍稱之為Start信號。5個輸出信號采用NIM電平(低躍變 有效)從前面板輸出。該電路按6U VME標(biāo)準(zhǔn)設(shè)計。單寬，共1件。(2) 程控直流電壓產(chǎn)生電路這局部電路通過在每一 MQT插件內(nèi)設(shè)置一可程控的12bit DAC來實現(xiàn)。 DAC的輸出通過MQT插件與前放的連接電纜送至設(shè)置在前放板上的斬波器的 直流電平輸入端。(3) 校準(zhǔn)信號產(chǎn)生電路這局部電路設(shè)置在前置放大器電路板上。在校準(zhǔn)刻度工作模式下，MQT插件從前面板接收Start(啟動)信號，并通過MQT與前放的連接電纜將該信號送至 設(shè)置在前放板上的斬波器。斬波器在接收到這一信號后，立即產(chǎn)生一階躍波， 通過一小電容(幾十pf)耦合到各前放的輸入端。由于斬波器的直流輸入電 平可精確程控，且Start信號的產(chǎn)生時刻可精確地步進(jìn)程控，因此，送至前放輸 入端的信號其面積代表了輸入的電荷量，其前沿那么攜帶有精確的時間信息。4. 扇出電路扇出電路的作用是用來對校準(zhǔn)時序產(chǎn)生和系統(tǒng)工作模式控制電路