等精度頻率計(jì)設(shè)計(jì)99474

1、等精度頻率計(jì)。測頻模塊的片外輸入采作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 438000）摘機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52單片機(jī)作為控制中心，匯編語言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語言編程， 內(nèi)設(shè)雙向口，等精度測頻模塊，鍵盤編碼掃描模塊等。測頻模塊的片外輸入采作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 438000）摘要：本設(shè)計(jì)以單片機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52

2、單片機(jī)作為控制中心，匯編語言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語言編程， 內(nèi)設(shè)雙向口，等精度測頻模塊，鍵盤編碼掃描模塊等。測頻模塊的片外輸入采作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 438000）摘要：本設(shè)計(jì)以單片機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52單片機(jī)作為控制中心，匯編語言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語言編程， 內(nèi)設(shè)雙向口，等精度測頻模塊，鍵盤編碼掃描模塊等。測頻模塊的片外輸入采

3、作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 438000）摘要：本設(shè)計(jì)以單片機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52單片機(jī)作為控制中心，匯編語言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語言編程， 內(nèi)設(shè)雙向口，等精度測頻模塊，鍵盤編碼掃描模塊等。測頻模塊的片外輸入采用帶寬運(yùn)放OPA637放大，并使用TL3116 和 LM311構(gòu)建遲滯比較器整形為方波信號送入FPGA內(nèi)由可編程邏輯組建的測頻單元運(yùn)算；顯示采用TC6963C控制液晶顯示模塊；等精度測量法。工作電路板使用8

4、051&FPGA 板。結(jié)果表明各項(xiàng)功能均達(dá)到要求，具有低功耗的特點(diǎn)。關(guān)鍵字： 等精度測量 程控放大 周期測量 一 方案設(shè)計(jì) 1.設(shè)計(jì)方案論證將信號比較整形為等頻率的方波，再送入 FPGA內(nèi)進(jìn)行頻率測量。 方案一：直接測頻法。在確定的閘門時間內(nèi)，利用計(jì)數(shù)器記錄待測信號通過 的周期數(shù)，從而計(jì)算出待測信號的頻率。此方案對低頻信號測量的精度很低，較 適合于高頻信號的測量。 方案二：測周法。以待測信號為門限，記錄在此門限內(nèi)的高頻標(biāo)準(zhǔn)時鐘的數(shù) 量，從而計(jì)算出待測信號的頻率。但被測信號頻率過高時，由于測量時間不足會存在精度不夠的問題，此方案適于低頻信號的測量。 方案三：等精度測頻法。其精確門限由被測

5、信號和預(yù)制門控制共同控制，測量精度與被測信號的頻率無關(guān)，只與基準(zhǔn)信號的頻率和穩(wěn)定度有關(guān)，因此可以保證在整個測量頻段內(nèi)測量精度不變。因此我們選取方案三。 2系統(tǒng)方案設(shè)計(jì) 在本設(shè)計(jì)中，單片機(jī)的所有控制信號及數(shù)據(jù)接受和發(fā)送都是通過FPGA完成的，因此首先在FPGA內(nèi)通過兩片74373鎖存芯片構(gòu)成雙向口電路，為兩者搭建信號通道。 根據(jù)題目要求，頻率測量范圍要求從1赫茲到35兆赫茲，采用分段處理的方法， 對高低頻分別采用不同的比較整形電路。FPGA內(nèi)部特別設(shè)計(jì)乘法器與除法器。被測頻率信號與100M時鐘信號（40M標(biāo)準(zhǔn)時鐘信號倍頻后所得）計(jì)數(shù)所得的兩路32位數(shù)據(jù)，經(jīng)過乘除法運(yùn)算后，將最終獲得的被測信號的頻

6、率值送入單片機(jī)內(nèi) ，單片機(jī)控制液晶顯示器顯示。系統(tǒng)方框圖：二 理論分析：2.1 等精度測頻率在測量過程中，被測信號與使能信號接入一個D觸發(fā)器，此時使能信號功能相當(dāng)于一個閘門，控制計(jì)數(shù)器的開始。同時將被測信號與閘門信號一同進(jìn)入計(jì)數(shù)器。當(dāng)被測信號的第一個上升沿脈沖來時，閘門信號也為上升沿，從而開始計(jì)數(shù)，當(dāng)使能信號變?yōu)樘優(yōu)榈碗娖降臅r刻，此時被測信號的上升沿控制閘門信號跳變?yōu)榈碗娖?，這樣就保證了閘門信號內(nèi)所計(jì)數(shù)是被測信號周期的整數(shù)倍。對被測信號頻率的計(jì)算公式： Fsin=Na*Fs/Nb Fsin：被測信號頻率，Na:被測信號所得頻率計(jì)數(shù)，F(xiàn)s：100M ，Nb：標(biāo)準(zhǔn)時鐘信號所得頻率計(jì)數(shù)。由于閘門信

7、號時間長正好是被測信號周期的整數(shù)倍，所以Na不存在誤差，而Nb存在+1.-1的誤差，因此系統(tǒng)的相對誤差為：當(dāng)T1s，F(xiàn)s=100M時Fsin1/100000000HZ;符合題目要求。但是當(dāng)?shù)皖l段的頻率低于閘門信號頻率時則無法計(jì)算出頻率。 2.2等精度測周期在測量周期的時候，首先將時間單位設(shè)置為納秒輸出，這樣，根據(jù)計(jì)算公式Tsin=1/Fsin=Nb/Na*10(ns),可在乘法器，除法器鏈接一個選擇輸出電路。完成由頻率到周期的轉(zhuǎn)換。三電路與程序設(shè)計(jì)一 電路設(shè)計(jì)電路設(shè)計(jì)包括六個主要部分：程控放大電路，比較整形電路，雙向口電路，等精度測量，計(jì)算器，按鍵編碼及掃描電路。1.程控放大電路為了檢測有效值

8、為0.005V-5V信號的頻率（即Vp-p范圍0.014V-14V），而高頻比較器TL3116能檢測的最小信號幅度Vp-p=0.8V，因次需要對信號程控放大，當(dāng)測得信號的幅度Vp-p<0.1V是，設(shè)定放大倍數(shù)為120倍，當(dāng)0.1<Vp-p<1V時，設(shè)定放大倍數(shù)為20倍，當(dāng)Vp-p>1V時設(shè)定放大倍數(shù)為1倍。以MAX309為模擬開關(guān)，用OPA637接成一級同相放大器進(jìn)行10倍增益放大，用兩級OPA637級聯(lián)進(jìn)行120倍放大。原理圖如下： 2.比較整形電路由于在測頻率及周期部分沒有寬帶有1HZ-35MHZ的比較器，所以采用分段處理的方法實(shí)現(xiàn)整個頻帶的測量。為了防止干擾的誤翻

9、轉(zhuǎn)，我們采用了帶正反饋的滯回比較電路。在反向輸入時，其正向閾值電壓 ，對應(yīng)比較后信號的下降沿。負(fù)向閾值電平為0V，對應(yīng)于比較后信號的上升沿。故輸出信號的上升沿仍需過零比較。其原理圖如下： 3.雙向口電路在本設(shè)計(jì)方案的硬件電路板中，由于單片機(jī)并沒有直接與鍵盤，液晶顯示，外界擴(kuò)展芯片等器件相連接，而是將所有連線均與FPGA連通，單片機(jī)不能直接控制這些器件，因此有必要構(gòu)建雙向口電路。FPGA內(nèi)部的雙向口電路有兩片74373鎖存芯片構(gòu)成，當(dāng)單片機(jī)進(jìn)行讀操作時，片選信號選通控制讀入的74373芯片，未被選通的另外一塊74373芯片則阻止數(shù)據(jù)的寫入。電路原理圖如下： 雙向口電路原理圖 4.鍵盤編碼及掃描電

10、路 鍵盤電路控制3*6矩陣鍵盤，3個特殊功能鍵及三個撥動開關(guān)。鍵盤控制電路的內(nèi)部時鐘頻率需要較低，因此首先要將標(biāo)準(zhǔn)時鐘做20000分頻后，再作為其時鐘信號。當(dāng)有按鍵按下時，進(jìn)入讀按鍵中斷程序，單片機(jī)控制片選按鍵掃描電路并編碼所需各路高低電平輸入該掃描模塊，掃描電路接受數(shù)據(jù)并編碼對照，將確定后的按鍵代碼輸出并發(fā)出中斷信號以便做下一步處理。電路原理圖如下： 按鍵編碼及掃描電路 5.等精度測量模塊等精度測量過程是將被測信號與40M標(biāo)準(zhǔn)時鐘信號同時輸入該模塊，在閘門信號內(nèi)同時對被測頻率與標(biāo)準(zhǔn)時鐘信號計(jì)數(shù)。閘門信號是用于保證被測頻率從其輸入的第一個上升沿開始，最后一個脈沖的下一個上升沿結(jié)束。將兩個計(jì)數(shù)結(jié)

11、果分別以64路二進(jìn)制數(shù)輸出，其中高32位為被測信號的計(jì)數(shù)結(jié)果，低32位是40M標(biāo)準(zhǔn)時鐘信號的計(jì)數(shù)結(jié)果。電路原理圖： 等精度測量模塊 6.計(jì)算器計(jì)算器的主要構(gòu)成是乘法器，除法器及數(shù)據(jù)切換單元，數(shù)據(jù)切換單元用于選擇計(jì)算頻率或周期，當(dāng)輸入信號f為高電平是計(jì)算器給出頻率計(jì)算結(jié)果，當(dāng)f為低電平時計(jì)算器給出周期的計(jì)算結(jié)果。原理圖如下所示：二程序設(shè)計(jì)程序設(shè)計(jì)部分包括單片機(jī)功能控制和FPGA數(shù)據(jù)處理，單片機(jī)通過鍵盤對FPGA進(jìn)行控制，實(shí)現(xiàn)對輸入信號的頻率測量，閘門信號的產(chǎn)生，鍵盤按鍵的確定，存儲及液晶的顯示。單片機(jī)作為整體控制部分，主要進(jìn)行供能性控制與設(shè)置，并通過液晶顯示器構(gòu)成人機(jī)交互界面；FPGA作為數(shù)據(jù)部

12、分的邏輯控制，主要進(jìn)行數(shù)據(jù)的采集與處理，其重點(diǎn)部分包括等精度測頻，鍵盤編碼及掃描，時鐘控制，數(shù)據(jù)存儲，數(shù)據(jù)回放，數(shù)據(jù)運(yùn)算等。軟件流程圖如下： 四測試結(jié)果與誤差分析一測試方法及數(shù)據(jù)1.測頻，測相輸入信號頻率范圍測試由函數(shù)發(fā)生器產(chǎn)生一個頻率Vrms=1.5V的正弦信號，改變信號頻率。2. 測頻，測周輸入信號幅度范圍測試由函數(shù)發(fā)生器分別產(chǎn)生F=1HZ。10MHZ的正弦信號，改變信號毆打幅度。表1 輸入信號頻率范圍測試數(shù)據(jù)頻率真實(shí)值1HZ1KHZ100KHZ1MHZ35MHZ測試值（HZ） 誤差表2 輸入信號幅度范圍測試數(shù)據(jù)幅度有效值1HZ1KHZ100KHZ1MHZ35MHZ 誤差2 誤差分析 頻率

13、測量采用等精度測頻法，計(jì)算在精確門限內(nèi)的高頻標(biāo)準(zhǔn)脈沖個數(shù)和待測信號的周期數(shù)。對于高頻標(biāo)準(zhǔn)脈沖的計(jì)數(shù)可能會產(chǎn)生±1的誤差。但是由于我們采用 100M 的高頻脈沖，在閘門時間為 1s 的情況下，根據(jù)公式(1),誤差可以控制在以內(nèi)，甚至達(dá)到 。實(shí)際上，我們測試的結(jié)果也證實(shí)了這一點(diǎn)。 三改進(jìn)措施 在單片機(jī)的運(yùn)算能力范圍內(nèi)，使用頻率更高的晶振，可以減小系統(tǒng)誤差。 在小信號測量時，采用一定的數(shù)字信號處理技術(shù)，如進(jìn)行軟件濾波等，可以降低外界環(huán)境對小信號的干擾對測量的影響。 用一級儀器放大器對小信號進(jìn)行處理，儀器放大器的共模抑制比很高，對于小信號處理效果很好。這樣改進(jìn)，可以再度降低被測信號的幅度。

14、五附錄硬件電路板構(gòu)成：該板主要包括電源輸入、單片機(jī)、FPGA、FPGA 配置芯片、RS232 接口、JTAG 接口、RAM、外圍接口、鍵盤和液晶顯示模塊。電路板示意圖如下：說明：上圖中FPGA 配置芯片,62256,電源電路三個模塊，在實(shí)際電路板上都在點(diǎn)陣顯器下方，板上的40MHz 時鐘由有源晶振提供，晶振在板的背面。8051&FPGA 板的電源由專用9V 電源供給， 板上FPGA 的電源分別為3.3V 和1.5V，是用專用電源芯片轉(zhuǎn)換得到，同時還轉(zhuǎn)換得到5V 電源供單片機(jī)和輸出用，電源的輸入電流最大3A，但不應(yīng)小于2A,因?yàn)榇笕萘康腇PGA 在大負(fù)荷和資源使用較多時需要的電流較大。使

15、用的單片機(jī)只需要與8051 的管腳完全兼容的單片機(jī)就可以，例如89 系列、87 系列等。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，F(xiàn)PGA 配置芯片為Altera 公司的EPCS1。該板上的時鐘信號有兩個，一個是22.1184MHz 的時鐘源，用于單片機(jī)；另一個是40MHz 的時鐘源，這一頻率可通過分頻得到低頻率時鐘，也可通過FPGA上自帶的數(shù)字鎖相環(huán)倍頻得到高頻率時鐘。下載接口（JTAG 和AS）主要是為了給FPGA 主芯片進(jìn)行在系統(tǒng)配置以及給FPGA 配置芯片進(jìn)行在系統(tǒng)編程。板上的FPGA 主芯片EP1C6Q240 采用JTAG 接口進(jìn)行數(shù)據(jù)配置，配置芯片EPCS1 采用AS 接口進(jìn)