實(shí)驗(yàn)四四位二進(jìn)制同步計(jì)數(shù)器

1、實(shí)驗(yàn)四 四位二進(jìn)制同步計(jì)數(shù)器一、 目的:1. 能了解四位元二進(jìn)制同步計(jì)數(shù)器的設(shè)計(jì)原理及其特性。2. 能設(shè)計(jì)一個(gè)四位元二進(jìn)制同步計(jì)數(shù)器。3. 能自行以CPLD數(shù)位發(fā)展實(shí)驗(yàn)系統(tǒng)驗(yàn)證所設(shè)計(jì)電路的正確性。二、電路圖：三、實(shí)驗(yàn)器配置圖：四、實(shí)驗(yàn)步驟與畫面：1建立一個(gè)名為count16.vhd的新文件，并在Quartus文字編輯器中,以VHDL語言來設(shè)計(jì)程式，圖為四位二進(jìn)制計(jì)數(shù)器的代碼。其中clk為時(shí)鐘端口，為異步清零端，為計(jì)數(shù)輸出端口，為進(jìn)位輸出端口。2.存儲(chǔ)、檢查及編譯。3創(chuàng)建元件符號(hào)。.創(chuàng)建波形文件，設(shè)定合適的端口信號(hào)，仿真元件的波形。觀察波形圖可以看出當(dāng)芯片可以實(shí)現(xiàn)進(jìn)制計(jì)數(shù)功能。五、相關(guān)說明： 1

2、.同步計(jì)數(shù)器的意義是將所有正反器的時(shí)脈連接在一起，當(dāng)時(shí)脈進(jìn)來時(shí)，所有的正反器同時(shí)被觸發(fā)而動(dòng)作，因此傳遞延遲時(shí)間就可以大為縮短，計(jì)數(shù)的速度就會(huì)增快。 2.我們可以利用MAX+plus的Timing Analyzer來比較同步計(jì)數(shù)器與非同步計(jì)數(shù)器(單元十)的傳遞延遲狀況，圖U12-3(a)與圖U12-3(b)為分析所得結(jié)果，從圖中可以發(fā)現(xiàn)，同步計(jì)數(shù)器從時(shí)脈輸入到各級(jí)的輸出，其傳遞延遲時(shí)間皆相同，而非同步計(jì)數(shù)器則越到后級(jí)傳遞延遲時(shí)間越長(zhǎng)。3.圖U12-2的程式設(shè)計(jì)方法，也可以改用D型正反器來設(shè)計(jì)，如圖U12-4所示，您可以發(fā)現(xiàn)此種設(shè)計(jì)同步計(jì)數(shù)器的方法較簡(jiǎn)潔。4.若要將圖U12-4改成下數(shù)計(jì)數(shù)器，只要

3、將敘述ff.d=ff.q+1；改成ff.d=ff.q-l；即可。5.圖U12-5為四位元含致能及清除的模10上下數(shù)計(jì)數(shù)器，其中的設(shè)計(jì)重點(diǎn)為： (1)為了能在高頻計(jì)數(shù)電路應(yīng)用，本電路的清除方式采同步清除式設(shè)計(jì)，并不利用正反器本身的elrn腳，而是當(dāng)clr腳輸入為鬲態(tài)時(shí)，令所有正反器的D輸入腳為o，達(dá)到清除的目的。 (2)程式中使用了巢狀的IF THEN敘述，須注意每一層的IF THEN、 ELSIF、ELSE及END IF的對(duì)應(yīng)，不要弄亂了，否則會(huì)很麻煩。6.圖U12-5的程式，可以建成一個(gè)符號(hào)檔(如圖U12-6)，以供以后設(shè)計(jì)多位數(shù)的計(jì)數(shù)器時(shí)使用。六、自我練習(xí) 問題1：請(qǐng)將圖U12-4改成下數(shù)計(jì)數(shù)器，并利用CPLD實(shí)驗(yàn)系統(tǒng)驗(yàn)證結(jié) 果是否正確。 問