基于FPGA的交通燈(verilog)

1、基于同步FSM交通信號(hào)控制器試驗(yàn)?zāi)康?、進(jìn)一步熟悉FSM原理；2、交通信號(hào)控制邏輯的抽象建模方法；3、掌握同步有限狀態(tài)機(jī)的置位與復(fù)位方法；3、掌握編寫(xiě)可綜合的FSM一般指導(dǎo)原則；試驗(yàn)原理Verilog HDL和VHDL行為描述用于綜合還只有十年的歷史，可綜合風(fēng)格的VerilogHDL和VHDL的語(yǔ)法只是它們各自語(yǔ)言的一個(gè)子集；HDL的可綜合性研究近年來(lái)非?；钴S，可綜合子集的國(guó)際標(biāo)準(zhǔn)目前尚未最后形成，因此，各廠商的綜合器所支持的HDL子集也略有不同；對(duì)于有關(guān)可綜合的VerilogHDL的內(nèi)容我們只著重于介紹RTL、算法級(jí)和門(mén)級(jí)結(jié)構(gòu)的描述；把一個(gè)時(shí)序邏輯抽象成一個(gè)同步有限狀態(tài)機(jī)是設(shè)計(jì)可綜合Veri

2、logHDL模塊的關(guān)鍵。有限狀態(tài)機(jī)是設(shè)計(jì)各種時(shí)序邏輯電路的關(guān)鍵。具體的有限狀態(tài)機(jī)的原理可以參看試驗(yàn)七有關(guān)原理的介紹。下面介紹一般的可綜合有限狀態(tài)機(jī)的編寫(xiě)原則n 每個(gè)always塊只能有一個(gè)事件控制(event_expression)，而且要緊跟在always關(guān)鍵字后面；n always可以表示時(shí)序邏輯或者組合邏輯；也可以用always塊既表示電平敏感的鎖存器又同時(shí)表示組合邏輯；n 帶有posedge或negedge關(guān)鍵字的事件表達(dá)式表示邊沿觸發(fā)的時(shí)序邏輯，沒(méi)有posedge或negedge關(guān)鍵字的表示組合邏輯或者電平敏感的鎖存器，或者兩者都表示；n 每個(gè)表示時(shí)序的always塊只能由一個(gè)時(shí)鐘跳

3、變沿 觸發(fā)，置位和復(fù)位最好也由該始終跳變沿觸發(fā)；n 每個(gè)在always塊中賦值的信號(hào)必須定義為reg類(lèi)型或者整型；n Always塊中應(yīng)該避免組合反饋回路；實(shí)驗(yàn)步驟和實(shí)驗(yàn)內(nèi)容1、本試驗(yàn)交通信號(hào)控制燈的邏輯關(guān)系該交通信號(hào)燈控制器用于控制一條主干道與一條鄉(xiāng)村公路的交叉口的交通(如圖8-1所示)，它必須具有下面的功能；由于主干道上來(lái)往的車(chē)輛較多，因此控制主干道的交通信號(hào)燈具有最高優(yōu)先級(jí)，在默認(rèn)情況下，主干道的綠燈點(diǎn)亮；鄉(xiāng)村公路間斷性地有車(chē)經(jīng)過(guò)，有車(chē)來(lái)時(shí)鄉(xiāng)村公路的交通燈必須變?yōu)榫G燈，只需維持一段足夠的時(shí)間，以便讓車(chē)通過(guò)。只要鄉(xiāng)村公路上不再有車(chē)輛，那么鄉(xiāng)村公路上的綠燈馬上變?yōu)辄S燈，然后變?yōu)榧t燈；同時(shí)，主

4、干道上的綠燈重新點(diǎn)亮；一傳感器用于監(jiān)視鄉(xiāng)村公路上是否有車(chē)等待，它向控制器輸入信號(hào)X；如果X=1，則表示有車(chē)等待，否則X=0；當(dāng)從S1狀態(tài)轉(zhuǎn)換到S2 狀態(tài)，從S2狀態(tài)轉(zhuǎn)換到S3 狀態(tài)，從S3狀態(tài)轉(zhuǎn)換到S4 狀態(tài)，從S4狀態(tài)轉(zhuǎn)換到S20狀態(tài)時(shí)，具有一定的延時(shí)；2、試驗(yàn)內(nèi)容1）從以上實(shí)際交通信號(hào)控制問(wèn)題抽象邏輯關(guān)系；2）畫(huà)出狀態(tài)轉(zhuǎn)換圖；2）設(shè)計(jì)Verilog代碼；TO START:實(shí)驗(yàn)代碼/基于同步FSM交通信號(hào)燈控制器define TRUE 1'b1define FALSE 1'b0/延遲define Y2RDELAY 3define R2GDELAY 2module sig_co

5、ntrol(hwy,cntry,X,clock,clear);output1:0hwy,cntry;reg1:0hwy,cntry;input X;input clock,clear;parameter RED=2'd0, YELLOW=2'd1, GREEN=2'd2;parameter S0 =3'd0, S1 =3'd1, S2 =3'd2, S3 =3'd3, S4 =3'd4;reg2:0 state;reg2:0 next_state;always(posedge clock) if(clear) state<=

6、S0; else state<=next_state; always(state) begin hwy =GREEN; cntry =RED; case (state) S0: ; S1:hwy =YELLOW; S2:hwy =RED; S3: begin hwy = RED; cntry = GREEN; end S4: begin hwy =RED; cntry =YELLOW; end endcase end always(state or X) begin case(state) S0: if (X) next_state =S1; else next_state = S0; S1:begin repeat(Y2RDELAY)(posedge clock); next_state = S2; end S2:begin repeat(R2GDELAY)(posedge clock); next_state = S3; end S3: if (X) next_state =S3; else next_state = S4; S4:begin repeat(Y2RDELAY)(posedge clock); next_state =