基于FPGA的七段數(shù)碼顯示譯碼器的設(shè)計_第1頁
基于FPGA的七段數(shù)碼顯示譯碼器的設(shè)計_第2頁
基于FPGA的七段數(shù)碼顯示譯碼器的設(shè)計_第3頁
全文預(yù)覽已結(jié)束

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

1、實驗名稱：七段數(shù)碼顯示譯碼器的設(shè)計1. 實驗?zāi)康模毫私馄叨螖?shù)碼顯示譯碼器的原理學(xué)習(xí)VHDL的CASE語句應(yīng)用及多層次設(shè)計方法。熟悉Quartus II的使用，熟練掌握程序的編譯，波形的仿真及下載的過程。2實驗內(nèi)容： 編寫七段數(shù)碼顯示譯碼器的程序，并編譯，下載到試驗箱中查看結(jié)果。3. 實驗方案（程序設(shè)計說明）七段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA中來實現(xiàn)。四個輸入，七個輸出。4. 實驗步驟或程序（經(jīng)調(diào)試

2、后正確的源程序） 見附件A5程序運行結(jié)果6出現(xiàn)的問題及解決方法對于下載模式的選擇掌握不牢固。實驗步驟或程序：程序：entity decl 7 isport(A:in bit_vector(3 downto 0); led7s:out bit_vector(6 DOWNTO 0) );end ;architecture one of decl 7 isbegin process(A) begin case A is when"0000"=>Y<="0111111" when"0001"=>Y<="000

3、0110" when"0010"=>Y<="1011011" when"0011"=>Y<="1001111" when"0100"=>Y<="1100110" when"0101"=>Y<="1101101" when"0110"=>Y<="1111101" when"0111"=>Y<=&qu

4、ot;0000111" when"1000"=>Y<="1111111" when"1001"=>Y<="1101111" when"1010"=>Y<="1110111" when"1011"=>Y<="1111100" when"1100"=>Y<="0111001" when"1101"=>Y<="1011110" when"1110"=>Y<="1111001" when"1111"=>Y<="

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論