CMOS組合邏輯門的設計

1、超大規(guī)模集成電路基礎超大規(guī)模集成電路基礎20112011第第6 6章章 CMOSCMOS組合邏輯門的設計組合邏輯門的設計許曉琳許曉琳 ()合肥工業(yè)大學電子科學與應用物理學院合肥工業(yè)大學電子科學與應用物理學院合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 2本章重點本章重點深入討論深入討論CMOS邏輯系列邏輯系列靜態(tài)和動態(tài)、傳輸晶體管、無比和有靜態(tài)和動態(tài)、傳輸晶體管、無比和有比邏輯比邏輯優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性優(yōu)化邏輯門的面積、速度、能量或穩(wěn)定性低功耗高性能的電路設計技術低功耗高性能的電路設計技術合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 36.1 6.1 引言引言組合電路組

2、合電路(非再生電路非再生電路)的特點的特點時序電路時序電路(再生電路再生電路)的特點的特點評價一個邏輯門的設計指標評價一個邏輯門的設計指標不同的應用會有不同的重點指標不同的應用會有不同的重點指標Output = f(In) Output = f(In, Previous In)CombinationalLogicCircuitOutInCombinationalLogicCircuitOutInState(a)(a)組合電路組合電路 (b)(b)時序電路時序電路合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 46.2 6.2 靜態(tài)靜態(tài)CMOSCMOS設計設計靜態(tài)靜態(tài)CMOS 每一時刻每個門的

3、輸出通過一個低阻路徑連到每一時刻每個門的輸出通過一個低阻路徑連到VDD或或VSS上上同時在任何時候該門的輸出即為該電路實現(xiàn)的布爾函數(shù)值同時在任何時候該門的輸出即為該電路實現(xiàn)的布爾函數(shù)值動態(tài)動態(tài)CMOS 把信號值暫時存放在高阻抗電路節(jié)點的電容上把信號值暫時存放在高阻抗電路節(jié)點的電容上所形成的門比較簡單且比較快速所形成的門比較簡單且比較快速對噪聲敏感程度增加對噪聲敏感程度增加本節(jié)討論的靜態(tài)電路類型的設計：本節(jié)討論的靜態(tài)電路類型的設計：互補互補CMOS有比邏輯有比邏輯(偽偽NMOS和和DCVSL)傳輸管邏輯傳輸管邏輯合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 56.2.1 6.2.1 互補互補

4、CMOSCMOS概念：概念：靜態(tài)靜態(tài)CMOS門是上拉網(wǎng)絡門是上拉網(wǎng)絡(PUN)和下拉網(wǎng)絡和下拉網(wǎng)絡(PDN)的組合的組合PUN和和PDN網(wǎng)絡是以相互排斥的方式構成的網(wǎng)絡是以相互排斥的方式構成的在穩(wěn)定狀態(tài)時輸出節(jié)點總是一個低阻節(jié)點在穩(wěn)定狀態(tài)時輸出節(jié)點總是一個低阻節(jié)點VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDN由由PMOS管構成管構成上拉網(wǎng)絡：每當上拉網(wǎng)絡：每當F(In1,In2,InN) = 1時，它時，它將提供一條在輸出和將提供一條在輸出和VDD之間的通路之間的通路 由由NMOS管構成管構成下拉網(wǎng)絡：每當下拉網(wǎng)絡：每當F(In1,In2,InN) = 0時

5、，它時，它將提供一條在輸出和將提供一條在輸出和GND之間的通路之間的通路合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 6 在構成在構成PUN和和PDN網(wǎng)絡時應當記住以下幾點：網(wǎng)絡時應當記住以下幾點：晶體管可以看成是由其柵信號控制的開關晶體管可以看成是由其柵信號控制的開關PDN由由NMOS器件構成，而器件構成，而PUN由由PMOS器件構成。理由是器件構成。理由是NMOS管產(chǎn)生管產(chǎn)生“強零強零”而而PMOS管產(chǎn)生管產(chǎn)生“強強1”(b) (b) 利用利用NMOSNMOS和和PMOSPMOS開關上拉一個節(jié)點開關上拉一個節(jié)點VDDVDD 0PDN0 VDDCLCLPUNVDD0 VDD - VTnC

6、LVDDVDDVDD |VTp|CLSDSDVGSSSDDVGS(a) (a) 利用利用NMOSNMOS和和PMOSPMOS開關下拉一個節(jié)點開關下拉一個節(jié)點合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 7NMOS邏輯規(guī)則：串聯(lián)器件實現(xiàn)邏輯規(guī)則：串聯(lián)器件實現(xiàn)AND操作，并聯(lián)器件實現(xiàn)操作，并聯(lián)器件實現(xiàn)OR操作操作 PMOS邏輯規(guī)則：串聯(lián)器件實現(xiàn)邏輯規(guī)則：串聯(lián)器件實現(xiàn)NOR操作，并聯(lián)器件實現(xiàn)操作，并聯(lián)器件實現(xiàn)NAND操作操作PUN和和PDN 是對偶網(wǎng)絡是對偶網(wǎng)絡互補門在本質(zhì)上是反相的互補門在本質(zhì)上是反相的 (NAND, NOR, XNOR)實現(xiàn)一個具有實現(xiàn)一個具有N個輸入的邏輯門所需要的晶體管數(shù)

7、目為個輸入的邏輯門所需要的晶體管數(shù)目為2N(a) (a) 串聯(lián)串聯(lián) (b) (b) 并聯(lián)并聯(lián)ABBA ABBA 合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 8例例6.1 6.1 兩輸入兩輸入NANDNAND門門ABABABF001011101110ABVDDBA合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 9例例6.2 CMOS6.2 CMOS復合門的綜合復合門的綜合DABC)CB(ADF DABCVDD合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 10互補互補CMOSCMOS門的靜態(tài)特性門的靜態(tài)特性ABABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS1D

8、DSSBAF 0.5 m/0.25 m NMOS0.75 m /0.25 m PMOSweakerPUN0123012 A A，B :0B :01 1 B=1B=1，A:0A:01 1 A=1A=1，B:0B:01 1代表很強的上拉；代表很強的上拉；和和的的PUN較弱較弱 和和之間的差別主要來自于內(nèi)部節(jié)點之間的差別主要來自于內(nèi)部節(jié)點int的狀態(tài)的狀態(tài)DC電壓傳輸特性與數(shù)據(jù)輸入模式有關電壓傳輸特性與數(shù)據(jù)輸入模式有關噪聲容限與輸入模式有關噪聲容限與輸入模式有關(例題例題6.2)合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 11互補互補CMOSCMOS門的傳播延時門的傳播延時傳播延時也取決于輸入

9、模式傳播延時也取決于輸入模式1.由低到高的翻轉由低到高的翻轉2個個P管都導通，延時為管都導通，延時為 0.69 (Rp/2) CL只有只有1個個P管導通，延時為管導通，延時為 0.69 Rp CL2.由高到低的翻轉由高到低的翻轉2個個N管都導通，延時為管都導通，延時為 0.69 (2Rn) CL增加串聯(lián)的器件會使電路變慢，因而器件增加串聯(lián)的器件會使電路變慢，因而器件必須設計得較寬以避免性能下降必須設計得較寬以避免性能下降對于對于NAND門，門，NMOS器件設計成器件設計成2倍寬，倍寬，PMOS器件不變器件不變CLARnRpRpBRnCintBA圖圖6.8 6.8 兩輸入兩輸入NANDNAND門

10、的等效門的等效RCRC模型模型合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 12例例6.3 6.3 延時取決于輸入模式延時取決于輸入模式A=B=10A=1, B=10A=10, B=1time, psecVoltage, V輸入數(shù)據(jù)模式輸入數(shù)據(jù)模式延時延時(ps)A=B=0169A=1, B=0162A= 01, B=150A=B=1035A=1, B=1076A= 10, B=1572輸入輸入NAND門門NMOS = 0.5 m/0.25 mPMOS = 0.75 m/0.25 mCL = 10 fF估計延時可以是相當復雜的，它需要仔細考慮內(nèi)部節(jié)點的電容以及數(shù)估計延時可以是相當復雜的，它

11、需要仔細考慮內(nèi)部節(jié)點的電容以及數(shù)據(jù)模式據(jù)模式合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 13思考題思考題6.1 6.1 確定互補確定互補CMOSCMOS門中晶體管的尺寸門中晶體管的尺寸DABDAB12222244661212 CBADOUT CC合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 14確定確定NAND和和NOR門中晶體管的尺寸門中晶體管的尺寸CLBRnARpBRpARnCintBRpARpARnBRnCLCint22111122利用利用NAND實現(xiàn)比用實現(xiàn)比用NOR實現(xiàn)更好實現(xiàn)更好合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 15假設所有的假設所有的NMOS器件具有相同

12、的尺寸，器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)扇入的考慮扇入的考慮CLAR5C3AR6BR7CR8DBC2CC1DR4R3R2R1F分布分布RC模型模型(Elmore延時延時)tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL)注意：注意：M1的電阻出現(xiàn)在所有項中，這使該器的電阻出現(xiàn)在所有項中，這使該器件試圖最小化延時的時候顯得尤為重要件試圖最小化延時的時候顯得尤為重要合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 16例例6.4 6.4 一個四輸入互補一個四輸入互補CMOS

13、 NANDCMOS NAND門門手工分析的目的不是要提供傳播延時完全精確的預測，而是要給出手工分析的目的不是要提供傳播延時完全精確的預測，而是要給出一個什么因素會影響延時的直觀認識并幫助初步確定晶體管的尺寸一個什么因素會影響延時的直觀認識并幫助初步確定晶體管的尺寸VDDGND in1 in2 in3 in4Out合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 17注意：應該避免扇入大于或等于注意：應該避免扇入大于或等于4扇入的平方扇入的平方函數(shù)函數(shù)扇入的線性扇入的線性函數(shù)函數(shù)t tp p與扇入的關系與扇入的關系互補互補CMOS的缺點的缺點晶體管數(shù)目為晶體管數(shù)目為2N，明顯增加了它的實現(xiàn)面積，

14、明顯增加了它的實現(xiàn)面積互補互補CMOS門的傳播延時隨扇入數(shù)迅速增加門的傳播延時隨扇入數(shù)迅速增加一個門的無負載本征延時在最壞情況下是扇入數(shù)的二次函數(shù)一個門的無負載本征延時在最壞情況下是扇入數(shù)的二次函數(shù)tpHLtpLH合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 18大扇入時的設計技術大扇入時的設計技術1.調(diào)整晶體管尺寸調(diào)整晶體管尺寸當心當心“自載效應自載效應”只有當負載以扇出為主時放大尺寸才起作用只有當負載以扇出為主時放大尺寸才起作用2.逐級加大晶體管尺寸逐級加大晶體管尺寸降低了起主要作用的電阻，同時使得電容的增加保持在一定的范降低了起主要作用的電阻，同時使得電容的增加保持在一定的范圍內(nèi)圍內(nèi)

15、缺點：版圖復雜缺點：版圖復雜InNCLC3C2C1In1In2In3M1M2M3MN分布分布RC線線M1 M2 M3 MN(最靠近輸出的晶體管尺寸最小最靠近輸出的晶體管尺寸最小)合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 193.重新安排輸入重新安排輸入關鍵信號和關鍵路徑的概念關鍵信號和關鍵路徑的概念把關鍵路徑上的晶體管靠近門的輸出端可以提高速度把關鍵路徑上的晶體管靠近門的輸出端可以提高速度C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcritical pathcritical path10111101chargedchargedchargedcha

16、rgeddischargeddischarged延時取決于延時取決于C CL L, C, C1 1和和C C2 2放電放電所需要的時間所需要的時間延時取決于延時取決于C CL L放電所需要的放電所需要的時間時間合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 204.重組邏輯結構重組邏輯結構可能降低對扇入的要求，從而減少門的延時可能降低對扇入的要求，從而減少門的延時合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 21組合電路中的性能優(yōu)化組合電路中的性能優(yōu)化回顧：考慮性能反相器尺寸的確定回顧：考慮性能反相器尺寸的確定對于一個驅動負載對于一個驅動負載CL的反相器鏈，它的最優(yōu)扇出為的反相器鏈，它的

17、最優(yōu)扇出為f(CL/Cin)1/NN是反相器鏈的級數(shù)，是反相器鏈的級數(shù)，Cin是該鏈中第一個門的扇入電容是該鏈中第一個門的扇入電容反相器的基本延時公式：反相器的基本延時公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / )把前面的方法延伸來解決復雜邏輯電路把前面的方法延伸來解決復雜邏輯電路復合門的基本延時公式：復合門的基本延時公式： tp = tp0 ( p+gf/ )f為等效扇出，又稱為電氣努力為等效扇出，又稱為電氣努力p為該復合門和簡單反相器的本征延時的比為該復合門和簡單反相器的本征延時的比g稱為邏輯努力，表示一個門與一個反相器提供相同的輸出電流稱為邏輯努力

18、，表示一個門與一個反相器提供相同的輸出電流時它所表現(xiàn)出的輸入電容比反相器大多少時它所表現(xiàn)出的輸入電容比反相器大多少合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 22例例6.5 6.5 復合門的邏輯努力復合門的邏輯努力gNAND=4/3，gNOR5/3ABABABAB2222Cg=4Cunit4411Cg=5CunitAA21Cg=3Cunit ABA BA 合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 2301234567012345直線的斜率就是該門的邏輯努力直線的斜率就是該門的邏輯努力它與縱軸的交點就是本征延時它與縱軸的交點就是本征延時可以通過調(diào)整等效扇出可以通過調(diào)整等效扇出(調(diào)整

19、晶體調(diào)整晶體管尺寸管尺寸)或通過選擇具有不同邏輯或通過選擇具有不同邏輯努力的邏輯門來調(diào)整延時努力的邏輯門來調(diào)整延時門努力門努力: h = fg歸一化的延時歸一化的延時扇出扇出 fNAND2: g=4/3, p = 2INV: g=1, p=1延時與扇出的關系延時與扇出的關系合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 24一條通過組合邏輯塊的路徑的總延時：一條通過組合邏輯塊的路徑的總延時：運用第五章對反相器采用的類似步驟來決定這條路徑的最小延時運用第五章對反相器采用的類似步驟來決定這條路徑的最小延時這條路徑的最小延時決定這條路徑的最小延時決定每一級應當具有相同的門努力每一級應當具有相同的門

20、努力f1g1 f2g2 fNgN N1jjjj p0 N1jj p, pgfptt t 復合門的路徑延時復合門的路徑延時合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 25路徑邏輯努力路徑邏輯努力G = gi路徑的有效扇出路徑的有效扇出(電氣努力電氣努力)F = CL/Cg1分支努力分支努力，考慮電路內(nèi)部的邏輯扇出考慮電路內(nèi)部的邏輯扇出b = (Con-path + Coff-path)/Con-path路徑分支努力路徑分支努力B = biF = ( fi/bi ) = ( fi ) / B總路徑努力總路徑努力H = hi= gi fi = GFB使路徑延時最小的門努力使路徑延時最小的門努力

21、h = N H通過該路徑的最小延時通過該路徑的最小延時D = tp0 ( pj + N ( N H)/ )對于邏輯鏈中的第對于邏輯鏈中的第i個門，可以得到其尺寸，個門，可以得到其尺寸， 1i1jjji11 ibfgsg s合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 26例例6.6 6.6 確定組合邏輯延時最小時的尺寸確定組合邏輯延時最小時的尺寸等效扇出：等效扇出：F = CL/Cg1 = 5路徑邏輯努力：路徑邏輯努力：G = 1 x 5/3 x 5/3 x 1 = 25/9路徑分支努力：路徑分支努力：B = 1 (無分支無分支)總路徑努力：總路徑努力：H = GFB = 125/9, 于

22、是最優(yōu)的每個門的努力于是最優(yōu)的每個門的努力h=4 H = 1.9根據(jù)門的類型，扇出系數(shù)：根據(jù)門的類型，扇出系數(shù)：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93門的尺寸：門的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.601abcCL5合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 27思考題思考題6.2 6.2 確定反相器電路的尺寸確定反相器電路的尺寸OutCL1 2 3合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 28CMOSCMOS邏輯門中的功耗邏輯門中的功耗器件尺

23、寸器件尺寸影響實際電容影響實際電容輸入和輸出上升下降時間輸入和輸出上升下降時間決定了短路功耗決定了短路功耗器件閾值和溫度器件閾值和溫度影響漏電功耗影響漏電功耗開關活動性開關活動性靜態(tài)部分（只與邏輯電路拓撲結構有關）靜態(tài)部分（只與邏輯電路拓撲結構有關）邏輯功能邏輯功能信號統(tǒng)計特性信號統(tǒng)計特性動態(tài)部分（電路時序特性引起的）動態(tài)部分（電路時序特性引起的）動態(tài)或虛假翻轉動態(tài)或虛假翻轉降低開關活動性的設計技術降低開關活動性的設計技術邏輯重組、輸入排序、分時復用資源、通過均衡信號路徑來減少邏輯重組、輸入排序、分時復用資源、通過均衡信號路徑來減少毛刺毛刺合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 29

24、靜態(tài)翻轉概率靜態(tài)翻轉概率01 = Pout=0 Pout=1 = P0 (1-P0)假設輸入是獨立的并均勻分布，任意假設輸入是獨立的并均勻分布，任意N個扇入的靜態(tài)門個扇入的靜態(tài)門計算兩輸入靜態(tài)計算兩輸入靜態(tài)NOR門的門的01 =3/16 NNNNNNNN20010102222 1 1、邏輯功能、邏輯功能思考題思考題6.3 N6.3 N個扇入的個扇入的XORXOR門門假設假設N個輸入的個輸入的XOR門的輸入互不相關且均勻分布，推導出開關活動性門的輸入互不相關且均勻分布，推導出開關活動性因子的表達式因子的表達式01 =1/4CMOSCMOS邏輯門邏輯門中的功耗中的功耗合肥工業(yè)大學應用物理系CMOS

25、組合邏輯門的設計. 30一個邏輯門的開關活動性與輸入信號統(tǒng)計特性密切相關一個邏輯門的開關活動性與輸入信號統(tǒng)計特性密切相關令令Pa和和Pb 為輸入為輸入A和和B分別等于分別等于1的概率的概率01 = P0 P1 = (1-(1-Pa)(1-Pb) (1-Pa)(1-Pb) 2 2、信號、信號統(tǒng)計特性統(tǒng)計特性CLABBAPaPb01 01CMOSCMOS邏輯門邏輯門中的功耗中的功耗合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 31思考題思考題6.4 6.4 靜態(tài)邏輯門的功耗靜態(tài)邏輯門的功耗對于基本邏輯門對于基本邏輯門(AND,OR,XOR)推導出推導出01的輸出翻轉概率。的輸出翻轉概率。For

26、 C: P01 = P0 P1 = (1-PA) PA= 0.5 0.5 = 0.25For Z: P01 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5) = 3/16P01 = Pout=0 Pout=1NOR(1 - (1 - PA)(1 - PB) (1 - PA)(1 - PB)OR(1 - PA)(1 - PB) (1 - (1 - PA)(1 - PB)NANDPAPB (1 - PAPB)AND(1 - PAPB) PAPBXOR(1 - (PA + PB- 2PAPB) (PA + PB- 2PAPB)BAZC0.50.5合肥工業(yè)

27、大學應用物理系CMOS組合邏輯門的設計. 32由于信號在空間和時間上都存在相關性，這一事實使開關活動性的估由于信號在空間和時間上都存在相關性，這一事實使開關活動性的估計更為復雜計更為復雜必須考慮信號間的相關性必須考慮信號間的相關性p(Z=1) = p(B=1) & p(C=1|B=1)=03 3、信號間的相關性、信號間的相關性重新會聚的扇出重新會聚的扇出BAZC0.50.5CMOSCMOS邏輯門邏輯門中的功耗中的功耗合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 33起因：門之間的非零傳播延時起因：門之間的非零傳播延時概念：在一個時鐘周期內(nèi)一個節(jié)點在穩(wěn)定到正確的邏輯電平之前可概念：在

28、一個時鐘周期內(nèi)一個節(jié)點在穩(wěn)定到正確的邏輯電平之前可以出現(xiàn)多次翻轉以出現(xiàn)多次翻轉4 4、動態(tài)或虛假翻轉、動態(tài)或虛假翻轉ABCXZ101000Unit DelayABXZCCMOSCMOS邏輯門邏輯門中的功耗中的功耗合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 34Out1 Out2 Out3 Out4 Out51圖圖6.22 NAND6.22 NAND門邏輯鏈中的毛刺門邏輯鏈中的毛刺毛刺構成了功耗的很大一部分毛刺構成了功耗的很大一部分CMOSCMOS邏輯門邏輯門中的功耗中的功耗合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 35降低開關活動性的設計技術降低開關活動性的設計技術1 1、邏輯重

29、組、邏輯重組l改變邏輯電路的拓撲結構可以降低它的功耗改變邏輯電路的拓撲結構可以降低它的功耗結論：對于隨機輸入，鏈形實現(xiàn)比樹形實現(xiàn)總體上具有較低的開關活動性結論：對于隨機輸入，鏈形實現(xiàn)比樹形實現(xiàn)總體上具有較低的開關活動性（忽略毛刺）（忽略毛刺）ABCDFABCDO2FO1O2O10.50.53/160.50.50.50.50.50.57/6415/2563/163/1615/256AND: P01 = P0 P1 = (1 - PAPB) PAPB合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 362 2、輸入排序、輸入排序降低開關活動降低開關活動性的設計技術性的設計技術ABCF0.50.20

30、.1BCAXF0.20.10.5結論：推遲輸入具有較高翻轉率的信號結論：推遲輸入具有較高翻轉率的信號 (即信號概率接近即信號概率接近0.5的信號的信號)(1-0.5 0.2) (0.5 0.2)=0.09(1-0.2 0.1) (0.2 0.1)=0.0196合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 37降低開關活動降低開關活動性的設計技術性的設計技術3 3、分時復用資源、分時復用資源A.A.并行數(shù)據(jù)傳送并行數(shù)據(jù)傳送 B.B.串聯(lián)數(shù)據(jù)傳送串聯(lián)數(shù)據(jù)傳送圖圖6.25 6.25 并行傳送及分時復用的數(shù)據(jù)總線并行傳送及分時復用的數(shù)據(jù)總線CtACtBC0101tAB結論：避免對具有獨特數(shù)據(jù)特性的

31、數(shù)據(jù)流采用分時復用結論：避免對具有獨特數(shù)據(jù)特性的數(shù)據(jù)流采用分時復用合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 38降低開關活動降低開關活動性的設計技術性的設計技術4 4、通過均衡信號路徑來減少毛刺、通過均衡信號路徑來減少毛刺電路中產(chǎn)生毛刺主要是由于在電路中路徑長度失配引起的電路中產(chǎn)生毛刺主要是由于在電路中路徑長度失配引起的信號時序上的這一不失配一般都是由于相對于電路的原始輸入信號路信號時序上的這一不失配一般都是由于相對于電路的原始輸入信號路徑的長度不同而引起的徑的長度不同而引起的00102000112000A.A.對毛刺敏感的電路對毛刺敏感的電路 B.B.消除毛刺的電路消除毛刺的電路結論

32、：使信號路徑長度匹配可以減少毛刺結論：使信號路徑長度匹配可以減少毛刺合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 396.2.2 6.2.2 有比邏輯有比邏輯概念概念有比邏輯試圖減少實現(xiàn)一個給定邏輯功能所需要的晶體管數(shù)目，但有比邏輯試圖減少實現(xiàn)一個給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以它經(jīng)常以降低穩(wěn)定性降低穩(wěn)定性和和付出額外功耗付出額外功耗為代價為代價由一個實現(xiàn)邏輯功能的由一個實現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡和一個簡單的負載器件組成下拉網(wǎng)絡和一個簡單的負載器件組成In1In2PDNIn3FVDD負載負載In1In2PDNIn3FVDDPMOS負載負載A.A.一般情況一般情況 B.B.偽偽

33、NMOSNMOS合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 40由于輸出端的電壓擺幅及門的總體功能取決于由于輸出端的電壓擺幅及門的總體功能取決于NMOS和和PMOS的尺的尺寸比，所以此電路稱為寸比，所以此電路稱為有比電路有比電路計算偽計算偽NMOS dc傳輸特性傳輸特性Vin=VDD，通過驅動器和，通過驅動器和負載器件的電流相等負載器件的電流相等NMOS器件處于線性工作區(qū)，器件處于線性工作區(qū)，PMOS負載處于飽和狀態(tài)負載處于飽和狀態(tài)概念概念VDDFCL02222DSATpDSATpTpDDpOLOLTnDDnVVVVkVVVVkDSATpnnppTnDDnpDSATTpDDpOLVWWV

34、VkVVVkV 面積和負載面積和負載 靜態(tài)功耗靜態(tài)功耗 合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 41例例6.7 6.7 偽偽NMOSNMOS反相器反相器考慮一個簡單的偽考慮一個簡單的偽NMOS反相器，反相器，NMOS的尺寸為的尺寸為0.5 m/0.25 m。我。我們研究縮小們研究縮小PMOS器件尺寸的效果，以說明其對各種參數(shù)的影響。器件尺寸的效果，以說明其對各種參數(shù)的影響。一個較大的上拉器件不僅提高了性能，同時也由于增加了一個較大的上拉器件不僅提高了性能，同時也由于增加了VOL而使靜態(tài)而使靜態(tài)功耗增加和噪聲容限減小功耗增加和噪聲容限減小0.00.51.01.52.02.50.00.5

35、1.01.52.02.53.0Vin VVout VW/Lp = 4W/Lp = 2W/Lp = 1W/Lp = 0.25W/Lp = 0.5合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 42思考題思考題6.5 6.5 偽偽NMOSNMOS中中NORNOR門和門和NANDNAND門的對比門的對比 若在若在NOR或或NAND邏輯之間做出選擇，在偽邏輯之間做出選擇，在偽NMOS中你傾向于用哪一中你傾向于用哪一種來實現(xiàn)種來實現(xiàn)。VDDFCLCLKCLKIn1In2In3In4Out合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 43如何建立一個更好的負載器件如何建立一個更好的負載器件差分串聯(lián)電

36、壓開關邏輯差分串聯(lián)電壓開關邏輯(DCVSL)(DCVSL)差分邏輯：每一個輸入輸出都具有互補的形式差分邏輯：每一個輸入輸出都具有互補的形式正反饋機制：在不需要負載器件時將其關斷正反饋機制：在不需要負載器件時將其關斷In1In2PDN1Out In1 In2PDN2Out10 0onoffoff onon off on off 1合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 44OutOutBAABDCVSLDCVSL的例子的例子BB合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 45例例6.8 DCVSL6.8 DCVSL瞬態(tài)響應瞬態(tài)響應下圖是下圖是DCVSL的一個的一個AND/NAND

37、門瞬態(tài)響應的例子門瞬態(tài)響應的例子00.20.40.60.81.0-0.50.51.52.5Time nsVoltagevA BA BA,BA,BOut=ABOut=ABBAABM1M2M3M4合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 46設計考慮：單端門與差分門設計考慮：單端門與差分門 差分門差分門 vs. vs. 單端門單端門優(yōu)點：優(yōu)點：使所需要的門的數(shù)目減少一半使所需要的門的數(shù)目減少一半避免了由于增加反相器引起的時差問題避免了由于增加反相器引起的時差問題缺點：缺點：使需要布置的導線數(shù)量加倍使需要布置的導線數(shù)量加倍動態(tài)功耗較高動態(tài)功耗較高合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計

38、. 476.2.3 6.2.3 傳輸管邏輯傳輸管邏輯傳輸管基本概念傳輸管基本概念通過允許原始輸入驅動柵端和源通過允許原始輸入驅動柵端和源-漏端來減少實現(xiàn)邏輯所需要的晶體漏端來減少實現(xiàn)邏輯所需要的晶體管數(shù)目管數(shù)目傳輸管實現(xiàn)的傳輸管實現(xiàn)的AND門門屬于靜態(tài)門：屬于靜態(tài)門： 在所有情況下，電源和地之間都存在一條低阻抗的在所有情況下，電源和地之間都存在一條低阻抗的通路通路 N個晶體管代替?zhèn)€晶體管代替2N個個(減少了器件的數(shù)目減少了器件的數(shù)目) 沒有靜態(tài)功耗沒有靜態(tài)功耗 無比電路無比電路 雙向雙向 (vs. 單向單向)ABF0A0BFBBBA BA 合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 48

39、例例6.9 6.9 傳輸管電路的電壓擺幅傳輸管電路的電壓擺幅下圖的瞬態(tài)響應表示一個下圖的瞬態(tài)響應表示一個NMOS正在充電一個電容正在充電一個電容 體效應體效應 x處存在很大的處存在很大的VSB 當拉高的時候當拉高的時候 (B 接接GND，S充電接近充電接近VDD)器件受體效應的影響，情況更糟器件受體效應的影響，情況更糟In = 0 VDDVDDxOut0.5/0.250.5/0.251.5/0.25DS B00.511.520.01.02.03.0 xOutInVoltage (V)Time(ns) fxfTnDDxVVVV220合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 49傳輸管門不

40、應當象左圖這么串聯(lián)傳輸管門不應當象左圖這么串聯(lián)右圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限右圖的邏輯避免了靜態(tài)功耗，減小了噪聲容限B = VDDOutM1yM2y = VDD - VTn1 - VTn2xM1B = VDDOutyM2y = VDD - VTn1C = VDDA = VDDC = VDDA = VDDx = VDD - VTn1GSGS串聯(lián)串聯(lián)NMOSNMOS的的PTPT合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 50例例6.10 6.10 傳輸管傳輸管ANDAND門的門的VTCVTC傳輸管邏輯的傳輸管邏輯的VTC也與數(shù)據(jù)有關也與數(shù)據(jù)有關純傳輸管門是不能使信號再生的純傳輸管門

41、是不能使信號再生的 在經(jīng)過許多連續(xù)的級后可以看到信號在經(jīng)過許多連續(xù)的級后可以看到信號逐漸減弱。逐漸減弱。(這可以通過間或插入一個這可以通過間或插入一個CMOS反相器來彌補反相器來彌補)A0B0.5/0.250.5/0.250.5/0.251.5/0.25B=VDD, A=0VDDA=VDD, B=0VDDA=B=0VDDVout, VVin, VBAFB合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 51差分傳輸管邏輯差分傳輸管邏輯(CPL or DPL)(CPL or DPL)ABPT NetworkInverse PT NetworkFFABBAND/NANDABBOR/NORABXOR

42、/XNORAFFABABABBBBAAABBABAFBAF BAFBAF BAFBAF (A)(A) 基本原理：基本原理：接受真輸入及其互補輸入并產(chǎn)生真輸出及其互補輸出接受真輸入及其互補輸入并產(chǎn)生真輸出及其互補輸出(B) (B) 傳輸電路舉例傳輸電路舉例圖圖6.37 6.37 差分傳輸管邏輯差分傳輸管邏輯合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 52CPLCPL的特點的特點由于電路是由于電路是差分差分方式，所以總是存在互補的數(shù)據(jù)輸入和輸出方式，所以總是存在互補的數(shù)據(jù)輸入和輸出差分方式的優(yōu)點就是某些復雜的門差分方式的優(yōu)點就是某些復雜的門(如如XOR和加法器和加法器)可以有效地用可以有效地

43、用少量的晶體管來實現(xiàn)少量的晶體管來實現(xiàn)由于每個信號的兩種極性都存在，不需要額外的反相器由于每個信號的兩種極性都存在，不需要額外的反相器靜態(tài)門靜態(tài)門類型，因為定義為輸出的節(jié)點總是通過一個低阻路徑連到類型，因為定義為輸出的節(jié)點總是通過一個低阻路徑連到VDD和和GND 設計具有設計具有模塊化模塊化的特點。所有的門都采用完全相同的拓撲結構，只的特點。所有的門都采用完全相同的拓撲結構，只是輸入的排列不同而已是輸入的排列不同而已由于由于CPL可以構成一個簡單的可以構成一個簡單的XOR以及它能很容易地實現(xiàn)多路開關，以及它能很容易地實現(xiàn)多路開關，因此它對于實現(xiàn)如加法器和乘法器這樣的結構很有吸引力。因此它對于實

44、現(xiàn)如加法器和乘法器這樣的結構很有吸引力。設計者不要忽略互補信號所需的隱含的布線開銷設計者不要忽略互補信號所需的隱含的布線開銷合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 53例例6.11 CPL6.11 CPL中的四輸入中的四輸入NANDNANDABABXXBBCDCDYYDDYXYXOutOutXX合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 54穩(wěn)定有效的傳輸管設計穩(wěn)定有效的傳輸管設計方法方法1 1：電平恢復：電平恢復節(jié)點節(jié)點x可上拉到可上拉到VDD (由于電平恢復由于電平恢復) ，這就消除了反相器中的任何靜，這就消除了反相器中的任何靜態(tài)功耗態(tài)功耗在電平恢復器和傳輸管中沒有靜態(tài)電流

45、路徑存在，因為恢復器只有在電平恢復器和傳輸管中沒有靜態(tài)電流路徑存在，因為恢復器只有在在A為高電平時才有效為高電平時才有效為使這個電路正確工作，必須仔細確定晶體管的尺寸為使這個電路正確工作，必須仔細確定晶體管的尺寸 (有比有比)Level RestorerM1M2A=0MnMrxBOut 1off= 0A=1Out0on1合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 55例例6.12 6.12 確定電平恢復器的尺寸確定電平恢復器的尺寸電平恢復器對器件切換速度和功耗的影響：增加電平恢復器對器件切換速度和功耗的影響：增加tr ，就增加了內(nèi)部節(jié)點，就增加了內(nèi)部節(jié)點x上的電容，從而減慢了這個門的速度

46、；上的電容，從而減慢了這個門的速度； (但是減少但是減少tf)01002003004005000.01.02.0 W/Lr=1.0/0.25 W/Lr=1.25/0.25 W/Lr=1.50/0.25 W/Lr=1.75/0.25 3.0Voltage (V)Time (ps)節(jié)點節(jié)點x不能降低不能降低到反相器的開到反相器的開關閾值以下，關閾值以下，因此不能使輸因此不能使輸出切換出切換合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 56穩(wěn)定有效的穩(wěn)定有效的傳輸管設計傳輸管設計方法方法2 2：多種閾值晶體管：多種閾值晶體管工藝上解決：使用零閾值器件的工藝上解決：使用零閾值器件的NMOS傳輸管可

47、以消除大部分閾值傳輸管可以消除大部分閾值損失損失 (體效應仍然會阻止全擺幅達到體效應仍然會阻止全擺幅達到VDD)對功耗有負面影響，這是由于即使對功耗有負面影響，這是由于即使VGS低于低于VT ，也仍然會有亞閾值，也仍然會有亞閾值電流流過傳輸管電流流過傳輸管OutIn2 = 0VIn1 = 2.5VA = 2.5VB = 0Vlow VT transistorssneak pathonoff but leaking合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 57穩(wěn)定有效的穩(wěn)定有效的傳輸管設計傳輸管設計方法方法3 3：傳輸門邏輯：傳輸門邏輯最廣泛使用的方法最廣泛使用的方法由柵信號由柵信號C控

48、制的控制的全擺幅全擺幅雙向開關。當雙向開關。當C=1時，時，A=B雖然傳輸門需要雖然傳輸門需要2個晶體管和較多的控制信號，但它能得到從電源軌個晶體管和較多的控制信號，但它能得到從電源軌線至軌線電壓的擺幅線至軌線電壓的擺幅ABCABCBC = VDDA = VDDBC = VDDA = GNDCCGNDC GNDC 合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 58穩(wěn)定有效的穩(wěn)定有效的傳輸管設計傳輸管設計舉例：舉例：傳輸門多路開關傳輸門多路開關SSABFSBSAFSVDDM2M1GNDVDDABSSSS合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 59穩(wěn)定有效的穩(wěn)定有效的傳輸管設計傳輸管

49、設計舉例：舉例：傳輸門傳輸門XORXORAABM2M1BBBM3/M4合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 60傳輸管和傳輸門邏輯的性能傳輸管和傳輸門邏輯的性能RpRn2.5V0V2.5VVoutW/Ln=0.50/0.25W/Lp=0.50/0.25圖圖6.48 6.48 在由低至高翻轉時模擬得到的傳輸門等效電阻在由低至高翻轉時模擬得到的傳輸門等效電阻0.01.02.00 10 20 30 RnRpRn|Rp Resistance, kVout, V思考題思考題6.7 6.7 放電期間的等效電阻放電期間的等效電阻模擬一個傳輸門在由高至低翻轉時的等效電阻模擬一個傳輸門在由高至低翻轉

50、時的等效電阻合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 61 216906900 nnCR.kCR.VteqnkeqnpN個傳輸門串聯(lián)網(wǎng)絡的延時：個傳輸門串聯(lián)網(wǎng)絡的延時：這意味著傳播延時正比于這意味著傳播延時正比于n2，因此隨著鏈中開關數(shù)目的增加而迅速增加，因此隨著鏈中開關數(shù)目的增加而迅速增加V1Vi-1C2.52.500ViCC2.50Vn-1VnCC2.50InCCCInReqCCA. A. 傳輸門鏈傳輸門鏈B. B. 等效的等效的RCRC網(wǎng)絡網(wǎng)絡Vi+1VnVn-1Vi+1V1Vi-1ViReqReqReq合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 62例例6.13 6.13

51、 傳輸門鏈的延時傳輸門鏈的延時 ns.KfF.nnCR.teqp7221161686369021690 很明顯使用長傳輸管鏈會使延時大大增加很明顯使用長傳輸管鏈會使延時大大增加解決長延時問題最常用的辦法是每隔解決長延時問題最常用的辦法是每隔m個傳輸門開關切斷串聯(lián)鏈并個傳輸門開關切斷串聯(lián)鏈并插入一個緩沖器插入一個緩沖器所得到的延時與開關數(shù)目所得到的延時與開關數(shù)目n成線性關系成線性關系最優(yōu)數(shù)目最優(yōu)數(shù)目顯然每段開關的數(shù)目隨顯然每段開關的數(shù)目隨tbuf值的增加而增加值的增加而增加典型值等于典型值等于3或或4 bufeqptmnmnCR.t 121690eqbufoptCRt.m71 合肥工業(yè)大學應用物

52、理系CMOS組合邏輯門的設計. 636.3 6.3 動態(tài)動態(tài)CMOSCMOS設計設計動態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗動態(tài)邏輯，既能減少晶體管的數(shù)目，又能避免靜態(tài)功耗通過增加一個時鐘輸入，它可以相繼完成預充電和條件求值兩個階段通過增加一個時鐘輸入，它可以相繼完成預充電和條件求值兩個階段6.3.1 6.3.1 動態(tài)邏輯：基本原理動態(tài)邏輯：基本原理2個主要階段：個主要階段：預充電預充電 (CLK = 0)；求值求值 (CLK = 1)In1In2PDNIn3MeMpCLKCLKOutCLVDDOutCLKCLKABCMpMeonoff1offonVDD CBA 合肥工業(yè)大學應用物理系

53、CMOS組合邏輯門的設計. 64輸出的情況輸出的情況一旦動態(tài)門的輸出放電就不可能再充電，直到進行下一次預充電一旦動態(tài)門的輸出放電就不可能再充電，直到進行下一次預充電門的輸入在求值期間最多只能有一次變化門的輸入在求值期間最多只能有一次變化在求值期間如果下拉網(wǎng)絡關斷，則輸出有可能處于高阻抗狀態(tài)，在求值期間如果下拉網(wǎng)絡關斷，則輸出有可能處于高阻抗狀態(tài)，狀態(tài)保存在狀態(tài)保存在CL動態(tài)邏輯門的重要特性：動態(tài)邏輯門的重要特性：邏輯功能由邏輯功能由NMOS下拉網(wǎng)絡實現(xiàn)下拉網(wǎng)絡實現(xiàn)晶體管的數(shù)目明顯少于靜態(tài)情況：為晶體管的數(shù)目明顯少于靜態(tài)情況：為N+2而不是而不是2N無比的邏輯門無比的邏輯門只有動態(tài)功耗只有動態(tài)功

54、耗具有較快的開關速度具有較快的開關速度設計考慮設計考慮用對偶的方法來實現(xiàn)另一形態(tài)的動態(tài)邏輯用對偶的方法來實現(xiàn)另一形態(tài)的動態(tài)邏輯p型動態(tài)門的缺點是比型動態(tài)門的缺點是比n型動態(tài)門慢型動態(tài)門慢合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 656.3.2 6.3.2 動態(tài)邏輯的速度和功耗動態(tài)邏輯的速度和功耗預充電周期的時間可以通過改變預充電周期的時間可以通過改變PMOS預充電管的尺寸來調(diào)整。然而應預充電管的尺寸來調(diào)整。然而應當避免當避免PMOS太大，因為它會降低門的速度并增加時鐘線上的電容負載太大，因為它會降低門的速度并增加時鐘線上的電容負載例例6.15 6.15 一個四輸入的動態(tài)一個四輸入的動態(tài)

55、NANDNAND門門ClkClkIn1In2In3In4Out-0.50.51.52.500.51In &ClkOutTime, nsVoltage#TrnsVOHVOLVMNMHNMLtpHLtpLHtp62.5V0VVTn2.5-VTnVTn110ps0ns83ps合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 66靜態(tài)門的參數(shù)與時間有關靜態(tài)門的參數(shù)與時間有關輸出電壓下降的數(shù)量與輸入電壓以及允許的求值時間密切相關輸出電壓下降的數(shù)量與輸入電壓以及允許的求值時間密切相關如果求值時間很短，那么噪聲電壓必須很大才會破壞信號，換言如果求值時間很短，那么噪聲電壓必須很大才會破壞信號，換言之，

56、開關閾值確實與時間相關之，開關閾值確實與時間相關VGCLKVout (VG=0.55)Vout (VG=0.5)Vout (VG=0.45)合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 67正面考慮正面考慮實際電容較小實際電容較小每個時鐘周期最多只能翻轉一次每個時鐘周期最多只能翻轉一次不存在短路功耗不存在短路功耗負面考慮負面考慮時鐘功耗很大時鐘功耗很大晶體管數(shù)目大于實現(xiàn)該邏輯所要求的最小一組晶體管晶體管數(shù)目大于實現(xiàn)該邏輯所要求的最小一組晶體管當增加抗漏電器件時，可能有短路功耗當增加抗漏電器件時，可能有短路功耗由于周期性的預充電和放電操作，表現(xiàn)出較高的開關活動性由于周期性的預充電和放電操作，

57、表現(xiàn)出較高的開關活動性對于均勻分布的輸入，對于均勻分布的輸入，N個輸入門的翻轉概率為個輸入門的翻轉概率為 01=N0/2NIn1In2PDNIn3MeMpCLKCLKOutCL動態(tài)門的功耗動態(tài)門的功耗合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 68例例6.16 6.16 動態(tài)邏輯的活動性估計動態(tài)邏輯的活動性估計CLABBAVDDCLCLKBAVDDCLKABOut001010100110A. A. 靜態(tài)靜態(tài)NORNOR門門 B. nB. n型動態(tài)型動態(tài)NORNOR門門 C. C. 真值表真值表 4323216323232220104220010 NNNNNORNNNOR門：門：動態(tài)動態(tài)門

58、：門：靜態(tài)靜態(tài)合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 69思考題思考題6.8 6.8 活動性計算活動性計算計算四輸入動態(tài)計算四輸入動態(tài)NAND門的活動性因子，假設各輸入是獨立的并且門的活動性因子，假設各輸入是獨立的并且PA=1 = 0.2；PB=1 = 0.3； PC=1 = 0.5和和PD=1 = 0.46.3.3 6.3.3 動態(tài)設計中的信號完整性問題動態(tài)設計中的信號完整性問題電荷泄漏電荷泄漏電荷分享電荷分享電容耦合電容耦合時鐘饋通時鐘饋通合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 70電荷泄漏電荷泄漏CLCLKCLKOutA=0MpMeLeakage sourcesCLK

59、VOutPrechargeEvaluate1234動態(tài)電路要求一個最低的時鐘頻率，一般在幾千赫茲左右動態(tài)電路要求一個最低的時鐘頻率，一般在幾千赫茲左右A. A. 漏電來源漏電來源 B. B. 對波形的影響對波形的影響合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 71例例6.17 6.17 動態(tài)電路中的漏電動態(tài)電路中的漏電考慮所有器件都為考慮所有器件都為0.5 m/0.25 m的簡單反相器的簡單反相器CLKOut -0.50.51.52.502040Time (ms)Voltage (V)分析：由于分析：由于PMOS上拉提供的漏電流，輸出穩(wěn)定在由下拉和上拉器件組上拉提供的漏電流，輸出穩(wěn)定在由

60、下拉和上拉器件組成的電阻分壓器決定的一個中間電壓上成的電阻分壓器決定的一個中間電壓上合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 72電荷泄漏的解決方案電荷泄漏的解決方案增加一個泄漏晶體管增加一個泄漏晶體管(偽偽NMOS型的上拉器件型的上拉器件)，來補償由于下拉，來補償由于下拉漏電路徑造成的電荷損失漏電路徑造成的電荷損失泄漏管通常以反饋形式實現(xiàn)，以同時消除靜態(tài)功耗泄漏管通常以反饋形式實現(xiàn)，以同時消除靜態(tài)功耗CLCLKCLKMeMpABOutMkpKeeperVDDCLCLKCLKMeMpABOutMkpKeeperVDD合肥工業(yè)大學應用物理系CMOS組合邏輯門的設計. 73電荷分享電荷分享原本存儲在電容原