Altera公司利用零功耗CPLD降低便攜式應用的功耗

1、Altera公司利用零功耗CPLD降低便攜式應用的功耗時間:2011年02月22日 字 體: 大 中 小關鍵詞:通用CPLD應用第一組應用介紹了CPLD所勝任的功能。雖然這些功能不是專門針對降低功耗的，但是，利用低功耗CPLD來實現(xiàn)這些功能對功耗有積極的影響。例如，一個常見的CPLD功能是合并分立邏輯。這可以節(jié)省PCB空間，降低材料（BOM）成本，并減小總體功耗。下面討論一些常見的通用CPLD應用。1. 上電排序在許多產(chǎn)品中，各種器件的上電順序非常重要，這使得上電排序成為一個關鍵的功能。CPLD在系統(tǒng)上電的幾個毫秒內就開始工作，因此成為控制系統(tǒng)中各種器件（包括微處理器或微控制器）上電排序的最佳

2、選擇（圖1）。上電排序僅僅是低功耗CPLD能夠實現(xiàn)的多種系統(tǒng)功能的其中之一。可編程邏輯的最大價值在于可將多種功能在一個器件中實現(xiàn)。圖1：利用CPLD進行上電排序。2. 電壓轉換很多產(chǎn)品都需要使用電壓不同的各種邏輯器件。為支持多電壓應用，設計人員需要頻繁連接不同電壓的器件。CPLD擁有大量的I/O，它們被分組成多個塊。每個I/O塊被依次分配一個特有的電壓電源。因此，開發(fā)電壓轉換器只需要將某一電壓的所有I/O分組在一個塊中，并將相關的電壓基準連接到這些I/O所需的電源上（圖2）。使用CPLD不但能夠很好地完成電壓轉換，它更大的優(yōu)勢在于和電壓轉換相結合的可編程能力。例如，如果某一應用要求的LCD顯示

3、器不被主處理器所支持，且兩者電壓不同，那么可以利用CPLD來實現(xiàn)主處理器和LCD顯示器之間的電壓轉換時序控制。圖2：利用Altera MAX IIZ CPLD進行電壓轉換。3. 通用I/O引腳擴展在很多情況下，CPLD是微控制器、ASSP和ASIC優(yōu)異的輔助器件。例如，在一個常見的通用I/O（GPIO）引腳擴展應用中，設計人員可以把小型低成本微控制器的可編程能力和CPLD的GPIO資源結合起來。CPLD構建一組內部寄存器，微控制器通過I2C或SPI等串口來訪問這些寄存器（圖3），這使得微控制器能夠利用現(xiàn)有的串口來擴展其I/O總數(shù)。CPLD擴展I/O也可以用于實現(xiàn)電壓轉換，從而提高了CPLD的實

4、用性。圖3：GPIO引腳擴展。雖然上述例子采用的是微控制器，但同樣也適用于采用ASSP和ASIC的情況。例如，很多設計人員發(fā)現(xiàn)用小規(guī)模ASIC通過串口來驅動CPLD這種方案的成本要比具有相同I/O能力的大規(guī)模ASIC方案低得多。過去，人們認為“可編程邏輯”并不意味著“低功耗”。不過，零功耗CPLD的出現(xiàn)改變了這一觀點，這一技術使得低功耗電子產(chǎn)品設計人員能夠充分利用可編程邏輯的諸多優(yōu)勢?，F(xiàn)在，除了具備CPLD在一般應用中已得到認可的杰出性能外，零功耗CPLD還能夠降低便攜式產(chǎn)品的總功耗。通用CPLD應用第一組應用介紹了CPLD所勝任的功能。雖然這些功能不是專門針對降低功耗的，但是，利用低功耗CP

5、LD來實現(xiàn)這些功能對功耗有積極的影響。例如，一個常見的CPLD功能是合并分立邏輯。這可以節(jié)省PCB空間，降低材料（BOM）成本，并減小總體功耗。下面討論一些常見的通用CPLD應用。1. 上電排序在許多產(chǎn)品中，各種器件的上電順序非常重要，這使得上電排序成為一個關鍵的功能。CPLD在系統(tǒng)上電的幾個毫秒內就開始工作，因此成為控制系統(tǒng)中各種器件（包括微處理器或微控制器）上電排序的最佳選擇（圖1）。上電排序僅僅是低功耗CPLD能夠實現(xiàn)的多種系統(tǒng)功能的其中之一?？删幊踢壿嫷淖畲髢r值在于可將多種功能在一個器件中實現(xiàn)。圖1：利用CPLD進行上電排序。2. 電壓轉換很多產(chǎn)品都需要使用電壓不同的各種邏輯器件。為支

6、持多電壓應用，設計人員需要頻繁連接不同電壓的器件。CPLD擁有大量的I/O，它們被分組成多個塊。每個I/O塊被依次分配一個特有的電壓電源。因此，開發(fā)電壓轉換器只需要將某一電壓的所有I/O分組在一個塊中，并將相關的電壓基準連接到這些I/O所需的電源上（圖2）。使用CPLD不但能夠很好地完成電壓轉換，它更大的優(yōu)勢在于和電壓轉換相結合的可編程能力。例如，如果某一應用要求的LCD顯示器不被主處理器所支持，且兩者電壓不同，那么可以利用CPLD來實現(xiàn)主處理器和LCD顯示器之間的電壓轉換時序控制。圖2：利用Altera MAX IIZ CPLD進行電壓轉換。3. 通用I/O引腳擴展在很多情況下，CPLD是微

7、控制器、ASSP和ASIC優(yōu)異的輔助器件。例如，在一個常見的通用I/O（GPIO）引腳擴展應用中，設計人員可以把小型低成本微控制器的可編程能力和CPLD的GPIO資源結合起來。CPLD構建一組內部寄存器，微控制器通過I2C或SPI等串口來訪問這些寄存器（圖3），這使得微控制器能夠利用現(xiàn)有的串口來擴展其I/O總數(shù)。CPLD擴展I/O也可以用于實現(xiàn)電壓轉換，從而提高了CPLD的實用性。圖3：GPIO引腳擴展。雖然上述例子采用的是微控制器，但同樣也適用于采用ASSP和ASIC的情況。例如，很多設計人員發(fā)現(xiàn)用小規(guī)模ASIC通過串口來驅動CPLD這種方案的成本要比具有相同I/O能力的大規(guī)模ASIC方案低

8、得多。4. 接口橋接便攜式應用設計人員經(jīng)常需要連接具有不同I/O接口的器件。這一功能被稱為橋接，因為CPLD被用來構成不同接口之間的“橋”。圖4所示為采用CPLD來橋接兩種不同的串口：I2C和SPI。該設計可以在Altera MAX IIZ EPM240Z CPLD中實現(xiàn)，使用約43的可用邏輯和6個I/O引腳。圖4：利用MAX IIZ CPLD橋接I2C與SPI。圖5所示為一個主處理器與SPI主機的接口，這是一個利用CPLD來實現(xiàn)串并轉換接口的實例。這個例子創(chuàng)建了一個主處理器總線接口和一個完整的SPI主機，可以在MAX IIZ EPM240Z CPLD中實現(xiàn)，占用約30的可用邏輯和25個I/O

9、引腳。在圖6中，CPLD被用于橋接兩種不同的并口。這一設計實例實現(xiàn)了PXA310主處理器總線與Compact FLASH+器件的接口，可采用MAX IIZ EPM240Z CPLD實現(xiàn)，使用約17的可用邏輯及59個I/O引腳。降低功耗的應用上述應用展示了利用低功耗CPLD來實現(xiàn)便攜式應用中的多種常見功能。下一組應用將介紹利用零功耗CPLD的獨特功能來降低便攜式應用功耗的途徑。圖5：利用MAX IIZ CPLD實現(xiàn)主處理器至SPI接口。1. 自關斷和自上電MAX IIZ CPLD是一種可實現(xiàn)超低待機功耗的零功耗CPLD。例如，EPM240Z器件在待機時僅消耗29A電流。不過，為達到絕對最低功耗，

10、理想的狀態(tài)是器件在不工作時不消耗能量。令人吃驚的是，這確實可以做到，因為與傳統(tǒng)的宏單元CPLD不同，MAX IIZ器件具有內部振蕩器，可實現(xiàn)自動關斷功能。圖6：利用MAX IIZ CPLD實現(xiàn)主處理器至CF+接口。該操作十分簡單。MAX IIZ CPLD的所有輸入被用于控制計數(shù)器。任意輸入被激活后，計數(shù)器保持復位。當所有輸入進入非激活狀態(tài)后，計數(shù)器開始計數(shù)，直到達到用戶指定的時間長度。如果在這一時間段所有輸入仍處于未激活狀態(tài)，則發(fā)送一個信號以禁用MOSFET，這樣可以關斷MAX IIZ器件的電源。當任意輸入再次被激活時，內部計數(shù)器復位、通電，MAX IIZ CPLD上電（圖7）。圖7：輸入處于

11、非激活狀態(tài)時可實現(xiàn)自動關斷和自動上電。2. 多輸入時的上電MAX IIZ CPLD能夠輕松地監(jiān)視其輸入，可以自停止或者自啟動，這些功能都可以直接應用在降低便攜式應用的功耗上。在許多便攜式產(chǎn)品中，通過按下電源開關實現(xiàn)上電。如果產(chǎn)品在一段時間內空閑，可啟用關斷或者待機模式來延長電池使用壽命。對于這一點，許多便攜產(chǎn)品設計人員希望用戶來重新激活產(chǎn)品，例如，開蓋、按下任意鍵、插入存儲器卡等（圖8）。但是，大多電源管理設計都只支持一個控制輸入。在這種情況下，可以采用CPLD來監(jiān)控輸入。當產(chǎn)品在設計人員指定的一段時間都處于空閑，CPLD向電源管理邏輯發(fā)出關斷信號。當任意輸入使其激活后，CPLD上電并向電源管

12、理邏輯發(fā)出系統(tǒng)上電信號。圖8：利用MAX IIZ CPLD可根據(jù)輸入工作狀態(tài)來啟動或者停止系統(tǒng)供電。3. 將CPLD用作低功耗協(xié)處理器可以把很多系統(tǒng)功能從耗電的大型主系統(tǒng)處理器中卸載到節(jié)電的小型CPLD中。大量的系統(tǒng)“管理”功能必須周期性地完成。在下面的例子中，系統(tǒng)處理器可保持在節(jié)能模式，而低功耗MAX IIZ CPLD利用其內部振蕩器來周期性地執(zhí)行任務。如果需要的話，MAX IIZ CPLD的內部振蕩器可與外部振蕩器進行校準。校準后，外部振蕩器關斷，以進一步降低功耗（圖9）。圖9：CPLD內部振蕩器可與外部振蕩器進行校準。利用CPLD來構建低功耗媒體協(xié)處理器提供了另一種大幅降低功耗的途徑。在這類應用中，采用CPLD來替代主處理器向編解碼器傳送媒體文件，而主處理器處于休眠狀態(tài)。通常，用CPLD實現(xiàn)該功能只需要幾個微安的電流，而用主處理器卻需要幾個毫安。這種節(jié)能方法直接延長了電池使用壽命。本文小結過去，低功耗便攜產(chǎn)品設計人員并不能充分利用可編程邏輯的諸多優(yōu)勢。不過，待機電流只有幾微安的零功耗CPLD