基于FPGA的高精度頻率計(jì)設(shè)計(jì)

1、基于FPGA的高精度頻率計(jì)設(shè)計(jì)摘 要頻率計(jì)是一種應(yīng)用非常廣泛的電子儀器，也是電子測(cè)量領(lǐng)域中的一項(xiàng)重要內(nèi)容，而高精度的頻率計(jì)的應(yīng)用尤為廣泛。目前寬范圍、高精度數(shù)字式頻率計(jì)的設(shè)計(jì)方法大都采用單片機(jī)加高速、專(zhuān)用計(jì)數(shù)器芯片來(lái)實(shí)現(xiàn)。傳統(tǒng)的頻率測(cè)量利用分立器件比較麻煩，精度又比較低，輸入信號(hào)要求過(guò)高，很不利于高性能場(chǎng)合應(yīng)用。本論文完成了高精度數(shù)字頻率計(jì)硬件設(shè)計(jì)和軟件設(shè)計(jì)。該數(shù)字頻率計(jì)主要包括FPGA和單片機(jī)兩大部分。其中FPGA部分又可分為數(shù)據(jù)測(cè)量模塊、FPGA和單片機(jī)接口模塊、FPGA和數(shù)碼管動(dòng)態(tài)掃描部分。FPGA部分采用verilog語(yǔ)言編寫(xiě)了電路的各模塊電路，選用了當(dāng)前比較流行的EDA開(kāi)發(fā)軟件Qua

2、rtus II作為開(kāi)發(fā)平臺(tái)，所有模塊程序均通過(guò)了編譯和功能仿真驗(yàn)證。對(duì)測(cè)頻系統(tǒng)的設(shè)計(jì)流程、模型的建立和仿真做出了具體詳細(xì)的研究，驗(yàn)證了該系統(tǒng)的正確性。單片機(jī)部分采用C51編寫(xiě)了控制軟件。本設(shè)計(jì)中以FPGA器件作為系統(tǒng)控制的核心，其靈活的現(xiàn)場(chǎng)可更改性，可再配置能力，對(duì)系統(tǒng)的各種改進(jìn)非常方便，在不更改硬件電路的基礎(chǔ)上還可以進(jìn)一步提高系統(tǒng)的性能。關(guān)鍵詞：頻率計(jì)，單片機(jī)，F(xiàn)PGA，電子設(shè)計(jì)自動(dòng)化Design of High-accuracy Digital Frequency MeterBased on FPGAABSTRACTFrequency meter is a kind of electron

3、ic instrument applied widely. A kind of high-accuracy digital frequency meter is designed based on FPGA in this paper. At present extends the scope, the high accuracy digital frequency meter's design method to use the monolithic integrated circuit to add, the special-purpose counter chip mostly

4、to realize high speed.The design of system hardware and system software is accomplished in the paper. System consists of FGPA and MCU. The circuit based on FPGA includes following some parts: data acquisition module, interface between FPGA and MCU, module scanning number tube. Every circuit module i

5、s realized by verilog.The platform of development is Quartus II and all modules procedure is demonstrated by compiling and simulation. Detailed research of design flow, model establishment and system simulation is done. The correctness of the system is demonstrated. The software based on MCU is prog

6、rammed by C51. In this design takes the systems control by the FPGA component the core, its nimble scene alterability, may dispose ability again, is convenient to system's each kind of improvement, in does not change in hardware circuit's foundation also to be possible to further enhance sys

7、tem's performance.The system has the advantage of high-accuracy and convenience. Its practicability of frequency meter is well.KEY WORDS: Frequency meter, MCU, FPGA, electronic design automation 目 錄摘 要IABSTRACTII第1章 緒論11.1 研究背景及意義11.2 國(guó)內(nèi)外研究現(xiàn)狀11.2.1 頻率計(jì)的測(cè)量方法11.3 EDA技術(shù)簡(jiǎn)介31.4 本論文內(nèi)容及安排4第2章 頻率測(cè)量方法與原理

8、62.1 直接測(cè)頻法62.2 利用電路的頻率特性進(jìn)行測(cè)量72.2.1 電橋法測(cè)頻82.2.2 諧振法測(cè)頻82.2.3 頻率電壓轉(zhuǎn)換法測(cè)頻82.3 等精度測(cè)量法82.4 本章小結(jié)10第3章系統(tǒng)總體設(shè)計(jì)方案113.1 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)與分析113.1.1 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)要求113.1.2 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)分析113.2 系統(tǒng)總體設(shè)計(jì)方案113.3 FPGA內(nèi)部功能模塊設(shè)計(jì)123.4 本章小結(jié)14第4章 系統(tǒng)的硬件電路設(shè)計(jì)154.1 FPGA部分的硬件設(shè)計(jì)154.1.1 FPGA簡(jiǎn)介154.1.2 FPGA芯片的選型154.2 單片機(jī)部分的硬件電路設(shè)計(jì)174.2.1 單片機(jī)的選型原則174.

9、2.2 單片機(jī)控制電路的設(shè)計(jì)184.3 外圍電路設(shè)計(jì)194.3.1 鍵盤(pán)接口電路194.3.2 顯示電路194.3.3 電源電路204.3.4 信號(hào)放大整形電路204.3.4 其它電路214.4 本章小結(jié)22第5章 系統(tǒng)的軟件設(shè)計(jì)235.1 VERILOG HDL語(yǔ)言簡(jiǎn)介235.2 QUARTUS II軟件簡(jiǎn)介245.3 基于EDA技術(shù)的設(shè)計(jì)方法255.3.1 自底向上的設(shè)計(jì)方法255.3.2 自頂向下的設(shè)計(jì)方法265.4 FPGA內(nèi)部功能模塊設(shè)計(jì)265.4.1 D觸發(fā)器模塊275.4.2 32位高速計(jì)數(shù)器模塊285.4.3 二選一選擇器模塊295.4.4 并串轉(zhuǎn)換接口模塊315.4.5 串并

10、轉(zhuǎn)換接口模塊315.4.6 二進(jìn)制數(shù)到8421BCD碼轉(zhuǎn)換模塊325.4.7 LED動(dòng)態(tài)掃描顯示控制模塊335.5 單片機(jī)部分的軟件設(shè)計(jì)355.6 本章小結(jié)36第6章 結(jié)論37致謝39參考文獻(xiàn)40附錄I 頂層原理圖42附錄II VERILOG程序源代碼43第1章 緒論1.1 研究背景及意義在電子測(cè)量技術(shù)領(lǐng)域內(nèi)，頻率是一個(gè)最基本的參數(shù)。它不僅是各種強(qiáng)弱電信號(hào)的物質(zhì)本質(zhì)參數(shù)之一，還因?yàn)轭l率信號(hào)的抗干擾性強(qiáng)、易于傳輸、可以獲得較高的測(cè)量精度等特點(diǎn)使各種非電信號(hào)，諸如速度、力、圖像、音訊等物理量都可以轉(zhuǎn)換為電頻率信號(hào)。因此工程中很多測(cè)量，如用振弦式方法進(jìn)行力的測(cè)量、時(shí)間測(cè)量、速度測(cè)量、速度控制等都涉及

11、到頻率測(cè)量1。因此，研究頻率計(jì)具有一定的實(shí)用價(jià)值2。數(shù)字頻率計(jì)是一種用十進(jìn)制數(shù)字顯示被測(cè)信號(hào)頻率的數(shù)字測(cè)量?jī)x器，它的基本功能是測(cè)量正弦信號(hào)、方波信號(hào)、尖脈沖信號(hào)以及其它各種單位時(shí)間內(nèi)變化的物理量3。在測(cè)控系統(tǒng)中，測(cè)頻方法的研究越來(lái)越受到大家的重視，多種非頻率量的傳感信號(hào)都要轉(zhuǎn)化為頻率量來(lái)進(jìn)行測(cè)量，而頻率計(jì)作為測(cè)量頻率的儀器被廣泛應(yīng)用于工業(yè)生產(chǎn)、實(shí)驗(yàn)室、國(guó)防等領(lǐng)域。1.2 國(guó)內(nèi)外研究現(xiàn)狀由以上所述可見(jiàn)，研究設(shè)計(jì)一種測(cè)量精度高、測(cè)頻范圍廣、在更小的空間內(nèi)實(shí)現(xiàn)更多的功能、有靈活的現(xiàn)場(chǎng)可更改性的高精度數(shù)字頻率計(jì)顯得越來(lái)越重要。本課題正是針對(duì)于此，研究、設(shè)計(jì)一種頻率計(jì)，旨在提高頻率測(cè)量的高精度、及時(shí)性等

12、性能指標(biāo)。下面就簡(jiǎn)單的介紹下國(guó)內(nèi)外關(guān)于數(shù)字頻率計(jì)的研究現(xiàn)狀。 頻率計(jì)的測(cè)量方法目前頻率測(cè)量的方法有很多，在進(jìn)行頻率測(cè)量時(shí)，往往關(guān)心的是頻率所測(cè)量的范圍、精度要求以及被測(cè)對(duì)象的特點(diǎn)。而測(cè)量所能達(dá)到的精度，不僅取決于所測(cè)的頻率源的精度，而且取決于所使用的測(cè)量設(shè)備和測(cè)量方法。目前測(cè)量頻率的方法有多種，頻率計(jì)的種類(lèi)也各種各樣。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。典型的傳統(tǒng)的方法是計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，此時(shí)閘門(mén)時(shí)間為1秒。閘門(mén)時(shí)間也可以大于或小于1秒。閘門(mén)時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門(mén)時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)；閘門(mén)時(shí)間越短，測(cè)的頻率

13、值刷新就越快，但測(cè)得的頻率精度就受影響4。1）常用的數(shù)字頻率的測(cè)量方法可以分為：(a) 直接測(cè)量法 (以下稱(chēng) M法)M法是在給定的閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)進(jìn)行換算得出被測(cè)信號(hào)的頻率。這種測(cè)量方法的測(cè)量精度取決于閘門(mén)時(shí)間和被測(cè)信號(hào)頻率。當(dāng)被測(cè)信號(hào)頻率較低時(shí)將產(chǎn)生較大誤差，除非閘門(mén)時(shí)間取得很大。所以這種方法比較適合測(cè)量高頻信號(hào)的頻率。(b) 周期測(cè)量法 (以下稱(chēng) T法)T法是通過(guò)測(cè)量被測(cè)信號(hào)的周期然后換算出被測(cè)信號(hào)的頻率。這種測(cè)量方法的測(cè)量精度取決于被測(cè)信號(hào)的周期和計(jì)時(shí)精度，當(dāng)被測(cè)信號(hào)頻率較高時(shí)，對(duì)計(jì)時(shí)精度的要求就很高。這種方法比較適合測(cè)量頻率較低的信號(hào)。(c) 綜合測(cè)量法 (以下稱(chēng)M /

14、T法)M /T法具有以上兩種方法的優(yōu)點(diǎn)，它通過(guò)測(cè)量被測(cè)信號(hào)數(shù)個(gè)周期的時(shí)間然后換算得出被測(cè)信號(hào)的頻率，可兼顧低頻與高頻信號(hào)，提高了測(cè)量精度。但是M法、T法和 M /T法存在±1個(gè)字的計(jì)數(shù)誤差問(wèn)題：M法存在被測(cè)閘門(mén)內(nèi)±1個(gè)被測(cè)信號(hào)的脈沖個(gè)數(shù)誤差，T法或M /T法也存在±1個(gè)字的計(jì)時(shí)誤差，這個(gè)問(wèn)題成為制約測(cè)量精度提高的一個(gè)重要原因5。2）根據(jù)測(cè)頻工作原理還可將頻率測(cè)量方法分成以下幾類(lèi)：(a)利用電路的某種頻率響應(yīng)來(lái)測(cè)量頻率諧振測(cè)頻法和電橋測(cè)頻法是這類(lèi)測(cè)頻方法的典型代表：前者常用于低頻段的測(cè)量，后者主要用于高頻或微波頻段的測(cè)量。諧振法的優(yōu)點(diǎn)是體積小、重量輕、不要求電源等，

15、目前仍獲得廣泛應(yīng)用。(b)利用標(biāo)準(zhǔn)頻率與被測(cè)頻率進(jìn)行比較來(lái)測(cè)量頻率采用比較法測(cè)量頻率，其準(zhǔn)確度取決于標(biāo)準(zhǔn)頻率的準(zhǔn)確度。拍頻法、示波器法以及差頻法等均屬于此類(lèi)方法范疇。拍頻法和示波器法主要用于低頻頻段的測(cè)量，差頻法主要用于高頻頻段的測(cè)量，它的顯著優(yōu)點(diǎn)是測(cè)試靈敏度高4。以上兩種方法都適合于模擬電路中實(shí)現(xiàn)，還有一類(lèi)目前最廣泛使用的計(jì)數(shù)測(cè)頻法則適合于數(shù)字電路實(shí)現(xiàn)。該方法是根據(jù)頻率定義，記下單位時(shí)間內(nèi)周期信號(hào)的重復(fù)次數(shù)。3）從采用的芯片類(lèi)型和技術(shù)來(lái)劃分：從采用的芯片類(lèi)型和技術(shù)來(lái)劃分，有五種設(shè)計(jì)方案，不同的測(cè)量方法和不同的設(shè)計(jì)技術(shù)在實(shí)現(xiàn)的效果上有很大區(qū)別。(a) 采用通用中、小規(guī)模集成芯片SSI、MSI等

16、純硬件設(shè)計(jì)，方法比較繁瑣和陳舊，在目前的設(shè)計(jì)領(lǐng)域中很少使用。(b) 采用單片數(shù)字頻率計(jì)芯片，如ICM7216等專(zhuān)用芯片硬件實(shí)現(xiàn)，簡(jiǎn)單易行，但只有固定的一般功能和通用的基本指標(biāo)，這種芯片的最高計(jì)數(shù)頻率僅有15MHz，遠(yuǎn)不能達(dá)到在一些場(chǎng)合需要測(cè)量很高頻率的要求，而且測(cè)量精度也受到芯片本身的限制。(c) 采用單片機(jī)系統(tǒng)設(shè)計(jì)的數(shù)字頻率計(jì)（直接測(cè)頻法），此種方法雖然能達(dá)到較高的測(cè)量范圍、精度，但只是直接記下單位時(shí)間內(nèi)周期信號(hào)的重復(fù)次數(shù)，其記數(shù)值會(huì)有±1個(gè)記數(shù)誤差精度，尤其是測(cè)量精度隨著頻率的降低而降低。(d) 采用PLD(包括大規(guī)?？删幊踢壿嬈骷?FPGA/CPLD等 )系統(tǒng)設(shè)計(jì)的等精度數(shù)字頻

17、率計(jì)，具有集成度高、高速和高可靠性的特點(diǎn)，使頻率的測(cè)頻范圍可達(dá)到0.1Hz50MHz，測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。(e) 采用單片機(jī)和 FPGA/CPLD結(jié)合系統(tǒng)設(shè)計(jì)的多功能高精度數(shù)字頻率計(jì)，用FPGA設(shè)計(jì)實(shí)現(xiàn)的信號(hào)源和測(cè)量?jī)x，較之單片機(jī)與分離元件等傳統(tǒng)方法的實(shí)現(xiàn)，精度明顯提高，系統(tǒng)可靠性增強(qiáng)，直接帶來(lái)了實(shí)驗(yàn)裝置的市場(chǎng)競(jìng)爭(zhēng)力的提高。函數(shù)信號(hào)發(fā)生器和掃頻信號(hào)源模塊采用FPGA實(shí)現(xiàn)，其核心原理為DDS (Direct Digital Synthesizer)即直接數(shù)字頻率合成技術(shù)。DDS具有較高的頻率分辨率，可以實(shí)現(xiàn)頻率的快速切換，并且切換時(shí)保持相位的連續(xù)，易于實(shí)現(xiàn)頻率、相位、幅度的數(shù)控調(diào)制6

18、。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計(jì)中，得到廣泛應(yīng)用。1.3 EDA技術(shù)簡(jiǎn)介所謂的EDA (Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化)技術(shù)，是在20世紀(jì)90年代初，從CAD(計(jì)算機(jī)輔助設(shè)計(jì))、CAM(計(jì)算機(jī)輔助制造)、CAT(計(jì)算機(jī)輔助測(cè)試)和CAE(計(jì)算機(jī)輔助工程)的概念發(fā)展而來(lái)的。目前，電子設(shè)計(jì)自動(dòng)化己逐漸成為重要的設(shè)計(jì)手段，其廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域7。EDA技術(shù)就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開(kāi)發(fā)環(huán)境、以硬件描述語(yǔ)言HDL為設(shè)計(jì)語(yǔ)言、以可編程邏輯器件為試驗(yàn)載體、以ASIC、SoC芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)

19、品自動(dòng)化設(shè)計(jì)過(guò)程。在EDA的設(shè)計(jì)過(guò)程中，用HDL編寫(xiě)的設(shè)計(jì)文件將自動(dòng)的完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線(xiàn)、邏輯仿真、直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等等工作。設(shè)計(jì)的工作僅限于利用軟件的方式，即用硬件描述語(yǔ)言來(lái)完成對(duì)系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改如完成軟件設(shè)計(jì)一樣方便而高效。EDA技術(shù)中最為矚目的功能，即最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。EDA仿真測(cè)試技術(shù)只需通過(guò)計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，

20、在完成實(shí)際系統(tǒng)的安裝后還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂的邊界掃描測(cè)試。另一方面，高速發(fā)展的FPGA/CPLD器件又為EDA技術(shù)的不斷進(jìn)步奠定了堅(jiān)實(shí)的物質(zhì)基礎(chǔ)。FPGA/CPLD器件的更廣泛的應(yīng)用及廠商間的競(jìng)爭(zhēng)，使得普通的設(shè)計(jì)人員獲得廉價(jià)的器件和EDA軟件成為了可能，大大的促進(jìn)了EDA的發(fā)展。EDA技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門(mén)較新的技術(shù)，它提供了基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)方法，極大的推動(dòng)了電子產(chǎn)業(yè)的發(fā)展。目前，在通信、國(guó)防、航天、工業(yè)自動(dòng)化等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)當(dāng)中，EDA技術(shù)的含量正以驚人的速度發(fā)展著。未來(lái)的EDA將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他的領(lǐng)域，隨著基于EDA的SoC(System

21、on a Chip)設(shè)計(jì)技術(shù)的發(fā)展，軟硬功能核庫(kù)的建立，以及基于HDL所謂自頂向下設(shè)計(jì)理念的確立，將會(huì)極大的推動(dòng)電子工業(yè)的發(fā)展，將電子系統(tǒng)的設(shè)計(jì)和規(guī)劃應(yīng)用到其他的領(lǐng)域中去。1.4 本論文內(nèi)容及安排首先介紹了用verilog語(yǔ)言和FPGA開(kāi)發(fā)片上系統(tǒng)的基本方法，然后面向電測(cè)技術(shù)領(lǐng)域的頻率測(cè)量系統(tǒng)，在原來(lái)的頻率測(cè)量方法：直接測(cè)頻法、利用電路的頻率特性進(jìn)行測(cè)量以及多周期同步法測(cè)量的基礎(chǔ)上，把verilog和SoC技術(shù)運(yùn)用到測(cè)頻系統(tǒng)中，利用EDA開(kāi)發(fā)工具研究開(kāi)發(fā)了等精度測(cè)頻系統(tǒng)。并對(duì)其進(jìn)行了一系列仿真實(shí)驗(yàn)測(cè)試，進(jìn)一步驗(yàn)證了設(shè)計(jì)結(jié)果。本系統(tǒng)采用了 FPGA器件和單片機(jī)相結(jié)合來(lái)實(shí)現(xiàn)頻率測(cè)量系統(tǒng)中的數(shù)字頻率

22、計(jì)設(shè)計(jì)。除被測(cè)信號(hào)的整形部分、鍵輸入部分和LED顯示部分以外，其余全部在一片 FPGA芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。被測(cè)信號(hào)可以是方波、三角波或正弦波等周期性變化的信號(hào)。如配以適當(dāng)?shù)膫鞲衅?，可以?duì)多種物理量進(jìn)行測(cè)試，比如機(jī)械振動(dòng)的頻率，轉(zhuǎn)速，聲音的頻率以及產(chǎn)品的計(jì)件等等。首先查閱資料，了解發(fā)展現(xiàn)狀。在此基礎(chǔ)上，對(duì)系統(tǒng)的方案進(jìn)行了設(shè)計(jì)。對(duì)各個(gè)功能模塊的設(shè)計(jì)實(shí)現(xiàn)進(jìn)行了詳細(xì)的介紹，給出了相應(yīng)的仿真結(jié)果。具體研究?jī)?nèi)容安排如下：第1章：在廣泛查閱文獻(xiàn)資料的基礎(chǔ)上，對(duì)頻率計(jì)的研究背景及意義、國(guó)內(nèi)外研究現(xiàn)狀進(jìn)行了深入了解，對(duì)EDA技術(shù)進(jìn)行了簡(jiǎn)要介紹。第2章：對(duì)頻率測(cè)量的方法與原理

23、進(jìn)行分析比較，選擇了等精度測(cè)頻的方法。第3章：對(duì)本系統(tǒng)的整體設(shè)計(jì)思路進(jìn)行了分析，進(jìn)行了總體方案設(shè)計(jì)。第4章：詳細(xì)介紹了系統(tǒng)的器件選型，硬件電路設(shè)計(jì)。第5章：對(duì)本系統(tǒng)進(jìn)行軟件設(shè)計(jì)。采用verilog語(yǔ)言詳細(xì)地把FPGA上實(shí)現(xiàn)的部分從頂層到底層的每一部分進(jìn)行設(shè)計(jì)、仿真；對(duì)信號(hào)控制和數(shù)據(jù)計(jì)算部分（單片機(jī)）進(jìn)行程序開(kāi)發(fā)；同時(shí)對(duì)電路進(jìn)行總體設(shè)計(jì)。第6章：對(duì)課題進(jìn)行了總結(jié)。第2章 頻率測(cè)量方法與原理在電測(cè)技術(shù)領(lǐng)域內(nèi)，頻率是一個(gè)最基本的參數(shù)。它不僅是各種強(qiáng)弱電信號(hào)的物質(zhì)本質(zhì)參數(shù)之一，還因?yàn)楦鞣N非電信號(hào)，諸如速度、力、圖像、音訊等物理量都可以轉(zhuǎn)換為電頻率信號(hào)，因此關(guān)于頻率信號(hào)的測(cè)量和研究顯得非常重要。因?yàn)轭l率

24、信號(hào)的抗干擾性強(qiáng)、易于傳輸，可以獲得較高的測(cè)量精度，所以在測(cè)控系統(tǒng)中，測(cè)頻方法的研究越來(lái)越受到大家的重視，多種非頻率量的傳感信號(hào)都要轉(zhuǎn)化為頻率量來(lái)進(jìn)行測(cè)量。用于頻率測(cè)量的方法有很多，在進(jìn)行頻率測(cè)量時(shí)，我們主要關(guān)心的是頻率所測(cè)量的范圍、精度要求以及被測(cè)對(duì)象的特點(diǎn)8。而測(cè)量所能達(dá)到的精度，不僅取決于所測(cè)的頻率源的精度，而且取決于所使用的測(cè)量設(shè)備和測(cè)量方法。本章主要介紹一些常用的頻率測(cè)量方法。2.1 直接測(cè)頻法直接測(cè)頻法是最簡(jiǎn)單的、也是最基本的測(cè)量頻率的方法。其原理就是在給定的閘門(mén)信號(hào)中填入脈沖，并通過(guò)一定的計(jì)數(shù)線(xiàn)路，得到所填充的脈沖的個(gè)數(shù)，從而算出待測(cè)信號(hào)的頻率或者周期。其測(cè)量原理如圖2.1所示：

25、在測(cè)量的過(guò)程中，按照信號(hào)頻率高低的不同，其測(cè)量方法分為兩種：(1)被測(cè)信號(hào)頻率較高時(shí)此時(shí)，通常選用頻率較低的一個(gè)標(biāo)準(zhǔn)頻率信號(hào)作為閘門(mén)信號(hào)，而將被測(cè)信號(hào)作為填充脈沖，在固定的閘門(mén)時(shí)間內(nèi)對(duì)其計(jì)數(shù)。設(shè)閘門(mén)寬度為T(mén)，計(jì)數(shù)值為N則這種測(cè)量方法的頻率測(cè)量值為： （2-1）測(cè)量誤差主要決定于閘門(mén)時(shí)間T和計(jì)數(shù)器計(jì)數(shù)的數(shù)的準(zhǔn)確度，因此，總的誤差可以采用分項(xiàng)誤差絕對(duì)值線(xiàn)性相加來(lái)表示，即 （2-2）其中是最大量化誤差的相對(duì)值，的產(chǎn)生是由于在測(cè)頻時(shí)，閘門(mén)的開(kāi)啟時(shí)刻與計(jì)數(shù)脈沖之間的時(shí)間關(guān)系不相關(guān)造成的，即在相同的主門(mén)開(kāi)啟時(shí)間內(nèi)，計(jì)數(shù)器所得的數(shù)不一定相同，當(dāng)主門(mén)開(kāi)啟時(shí)間T接近甚至等于被測(cè)信號(hào)周期Tx的整數(shù)倍時(shí)，量化的誤差

26、最大，最大量化誤差為為標(biāo)準(zhǔn)頻率的準(zhǔn)確度，在數(shù)值上等于石英晶體振蕩器所提供的標(biāo)準(zhǔn)頻率的準(zhǔn)確度，也是閘門(mén)時(shí)間的相對(duì)誤差閘門(mén)時(shí)間的準(zhǔn)確度，即： （2-3）閘門(mén)被測(cè)信號(hào)圖2.1 直接測(cè)頻法原理圖(2)被測(cè)信號(hào)頻率較低時(shí)此時(shí)，通常選用被測(cè)信號(hào)作為閘門(mén)信號(hào)，而將頻率較高的標(biāo)準(zhǔn)頻率信號(hào)作為填充脈沖，進(jìn)行計(jì)數(shù)。設(shè)計(jì)數(shù)值為N，標(biāo)準(zhǔn)頻率信號(hào)的頻率為fs，周期為T(mén)s。則這種測(cè)量方法的頻率測(cè)量值為： （2-4）誤差主要為對(duì)標(biāo)準(zhǔn)頻率信號(hào)計(jì)數(shù)產(chǎn)生的士1個(gè)字誤差，在忽略閘門(mén)信號(hào)自身誤差的情況下，測(cè)量精度為： （2-5）直接測(cè)頻方法的優(yōu)點(diǎn)是：測(cè)量比較方便、讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測(cè)量精度。這種測(cè)頻方法的主

27、要缺點(diǎn)是：測(cè)量誤差主要來(lái)自于被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)，由于標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)器總存在±1個(gè)計(jì)數(shù)誤差，難以同時(shí)兼顧低頻和高頻以實(shí)現(xiàn)等精度測(cè)量，所以測(cè)量的精度較低。但是，通過(guò)提高測(cè)量頻率可以提高測(cè)量的精度，如果測(cè)量的頻率一定時(shí)，盡可能的在比較長(zhǎng)的閘門(mén)時(shí)間下測(cè)頻，可以提高測(cè)量精度8。但對(duì)于較低的被測(cè)頻率來(lái)說(shuō)，測(cè)頻的精度是不高的。拍頻法、示波器法和差頻法等測(cè)量頻率的方法都屬于此方法的范疇。前兩種方法主要低頻頻率的測(cè)量。差頻發(fā)則常用于高頻頻段的頻率測(cè)量，其突出的優(yōu)點(diǎn)是測(cè)試靈敏度高。2.2 利用電路的頻率特性進(jìn)行測(cè)量設(shè)某電路的頻率特性為： （2-6）式中a，b，c是電路己知參數(shù)，可以根據(jù)a，b，c

28、等值求出頻率。用此方法測(cè)量頻率的有電橋法和諧振法等。下面分別簡(jiǎn)單的做一介紹。2.2.1 電橋法測(cè)頻電橋法測(cè)頻是利用交流電橋的平衡條件和電橋電源頻率有關(guān)這一特性來(lái)測(cè)量頻率的，在電橋面板上將調(diào)節(jié)電橋平衡的可變電阻(或電容)的調(diào)節(jié)旋鈕(度盤(pán))按頻率刻度，則在電橋指示平衡時(shí)，測(cè)試者便可以從刻度上直接讀得被測(cè)信號(hào)的頻率fx。這種電橋測(cè)頻法的精度約為±(0.51)%。在高頻時(shí)，由于寄生參數(shù)影響嚴(yán)重，會(huì)使測(cè)量精度大大下降，所以這種電橋測(cè)頻方法僅適用于l0KHz以下的音頻范圍9。2.2.2 諧振法測(cè)頻諧振法測(cè)頻是利用電感、電容串聯(lián)諧振回路或并聯(lián)諧振回路的諧振特性來(lái)實(shí)現(xiàn)測(cè)頻的。當(dāng)被測(cè)的頻率信號(hào)加到變壓

29、器式的諧振電路中時(shí)，調(diào)節(jié)電容來(lái)使諧振電路達(dá)到諧振。如果電容的調(diào)節(jié)度盤(pán)按諧振頻率刻度，則可以直接從該刻度讀出被測(cè)頻率值。諧振法測(cè)量頻率的精度大約在±(0.251)%的范圍內(nèi)，通常作為頻率粗測(cè)或者某些儀器的附屬測(cè)頻部件。2.2.3 頻率電壓轉(zhuǎn)換法測(cè)頻這種測(cè)頻方法的原理是利用相關(guān)電路把正弦頻率轉(zhuǎn)換為周期相等、寬度 、幅度均為定值的矩形脈沖列，用低通濾波器濾除其全部交流分量，則平均值即直流分量為： （2-7）輸出的電流電壓依次用上式按頻率刻度的電壓表指示，則從電壓表指針?biāo)傅目潭缺憧芍苯幼x出被測(cè)頻率fx ， f U轉(zhuǎn)換式頻率計(jì)最高測(cè)量頻率可達(dá)幾兆赫茲?？梢赃B續(xù)監(jiān)視頻率的變化是這種測(cè)量頻率方法

30、的突出優(yōu)點(diǎn)。2.3 等精度測(cè)量法等精度測(cè)量方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的。它的閘門(mén)時(shí)間不是固定的值，而是被測(cè)信號(hào)周期的整數(shù)倍，即與被測(cè)信號(hào)同步。因此，排除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生的個(gè)字誤差，并且達(dá)到了在整個(gè)測(cè)量頻段的等精度測(cè)量10，其測(cè)頻原理如圖2.2所示。被測(cè)信號(hào) 預(yù)置閘門(mén) 實(shí)際閘門(mén) 標(biāo)準(zhǔn)時(shí)鐘 圖2.2 等精度測(cè)頻原理圖在測(cè)量過(guò)程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。首先給出閘門(mén)開(kāi)啟信號(hào)（預(yù)置閘門(mén)上升沿），此時(shí)計(jì)數(shù)器并不開(kāi)始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)，計(jì)數(shù)器才真正開(kāi)始計(jì)數(shù)。然后預(yù)置閘門(mén)關(guān)閉信號(hào)（下降沿）到時(shí)，計(jì)數(shù)器并不立即停止計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)才結(jié)束

31、計(jì)數(shù)，完成一次測(cè)量過(guò)程。可以看出，實(shí)際閘門(mén)時(shí)間t與預(yù)置閘門(mén)時(shí)間t并不嚴(yán)格相等，但差值不會(huì)超過(guò)被測(cè)信號(hào)的一個(gè)周期11。設(shè)在一次實(shí)際閘門(mén)時(shí)間t中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns，標(biāo)準(zhǔn)信號(hào)的頻率為fs則被測(cè)信號(hào)的頻率為： （2-8）若忽略標(biāo)準(zhǔn)頻率信號(hào)的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差為： （2-9）式中fo為被測(cè)信號(hào)的準(zhǔn)確值。在測(cè)量中由于fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，對(duì)fx的計(jì)數(shù)Nx無(wú)誤差。而對(duì)fs的計(jì)數(shù)Ns最多相差一個(gè)數(shù)的誤差，即|Ns| 1。則測(cè)量頻率為： （2-10）由以上分析我們可得出，測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)

32、信號(hào)頻率有關(guān)，從而實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。而閘門(mén)時(shí)間選的越長(zhǎng)，標(biāo)準(zhǔn)頻率選的越高，測(cè)頻的相對(duì)誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測(cè)量精度滿(mǎn)足的前提下，提高標(biāo)準(zhǔn)信號(hào)頻率，可使閘門(mén)時(shí)間縮短，即提高測(cè)試速度10。本課題設(shè)計(jì)的基本要求是：頻率測(cè)量范圍為：1Hz10MHz；測(cè)量精度要求：測(cè)頻全域的相對(duì)誤差恒為萬(wàn)分之一，即需達(dá)到10×10-5；下一章將對(duì)系統(tǒng)的總體設(shè)計(jì)方案進(jìn)行介紹。2.4 本章小結(jié)本章詳細(xì)的介紹了頻率測(cè)量的常用方法，主要包括直接測(cè)頻法、利用電路的頻率特性進(jìn)行測(cè)量的方法、等精度測(cè)頻率，并對(duì)幾種測(cè)量方法進(jìn)行了具體的分析。通過(guò)研究，指出了各種測(cè)量

33、方法的適用測(cè)量范圍及其優(yōu)缺點(diǎn)，并對(duì)其可能產(chǎn)生的誤差進(jìn)行了分析，提出了提高測(cè)量精度的方法。第3章 系統(tǒng)總體設(shè)計(jì)方案數(shù)字頻率計(jì)的設(shè)計(jì)方法多種多樣，有用具有記憶功能的觸發(fā)器設(shè)計(jì)而成的頻率計(jì)，還有用以單片機(jī)為核心器件設(shè)計(jì)而成的頻率計(jì)。而可編程邏輯器件FPGA和EDA技術(shù)的應(yīng)用和發(fā)展，使傳統(tǒng)的電子系統(tǒng)設(shè)計(jì)發(fā)生了根本的變革。本章主要介紹了采用FPGA和單片機(jī)相結(jié)合的方法來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)系統(tǒng)。3.1 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)與分析要做好一個(gè)設(shè)計(jì)就必須明確設(shè)計(jì)的要求，對(duì)設(shè)計(jì)任務(wù)進(jìn)行仔細(xì)分析，然后提出設(shè)計(jì)方案。3.1.1 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)要求設(shè)計(jì)一種基于FPGA的數(shù)字頻率計(jì)。要求：（1）能測(cè)量方波、正弦波和三角波的

34、頻率；（2）頻率測(cè)量范圍為：1Hz10MHz；（3）相對(duì)測(cè)量精度：1/10000；（4）LED顯示測(cè)量值。3.1.2 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)分析在第一章緒論中介紹了頻率計(jì)的幾種設(shè)計(jì)方案，其中采用PLD(包括大規(guī)?？删幊踢壿嬈骷﨔PGA/CPLD等)系統(tǒng)設(shè)計(jì)的等精度數(shù)字頻率計(jì)，具有集成度高、高速和高可靠性的特點(diǎn)，頻率的測(cè)頻范圍可達(dá)到0.1Hz50MHz，測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一，完全可以達(dá)到任務(wù)要求。因此，本系統(tǒng)采用了FPGA器件和單片機(jī)結(jié)合實(shí)現(xiàn)頻率測(cè)量系統(tǒng)中的數(shù)字頻率計(jì)設(shè)計(jì)。除被測(cè)信號(hào)的整形部分、鍵輸入部分和LED顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活

35、的現(xiàn)場(chǎng)可更改性。本設(shè)計(jì)采用verilog語(yǔ)言對(duì)FPGA部分進(jìn)行軟件開(kāi)發(fā)與設(shè)計(jì)，單片機(jī)部分的軟件開(kāi)發(fā)則采用匯編語(yǔ)言進(jìn)行。設(shè)計(jì)選用的開(kāi)發(fā)環(huán)境為Quartus II 7.0，測(cè)頻系統(tǒng)的生成、編譯、仿真和驗(yàn)證都是在該系統(tǒng)中進(jìn)行的。3.2 系統(tǒng)總體設(shè)計(jì)方案在快速測(cè)量的要求下，要保證高精度的測(cè)頻，必須采用較高的標(biāo)準(zhǔn)頻率信號(hào)；而單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測(cè)頻的速度較慢，無(wú)法滿(mǎn)足高速、高精度的測(cè)頻要求。而采用高集成度、高速的FPGA為實(shí)現(xiàn)高速、高精度的測(cè)頻提供了保證。本設(shè)計(jì)的總體設(shè)計(jì)方案如圖3.1所示：系統(tǒng)總體設(shè)計(jì)方案主要由以下幾個(gè)部分構(gòu)成：（1）信號(hào)整形電路。用于對(duì)待測(cè)信號(hào)進(jìn)行放大和整形，以

36、便作為PLD器件的輸入信號(hào)。（2）測(cè)頻電路。是測(cè)頻的核心電路模塊，可以由FPGA/CPLD等PLD器件擔(dān)任。（3）50MHz的標(biāo)準(zhǔn)頻率信號(hào)源直接進(jìn)入FPGA。（4）單片機(jī)電路模塊。用于控制FPGA的測(cè)頻操作和讀取測(cè)頻數(shù)據(jù)，并做出相應(yīng)數(shù)據(jù)處理。安排單片機(jī)的串行通信口和FPGA進(jìn)行通信。（5）鍵盤(pán)模塊?？梢杂?個(gè)鍵執(zhí)行測(cè)試控制，一個(gè)是復(fù)位鍵，一個(gè)是測(cè)頻命令鍵。（6）數(shù)碼顯示模塊?？梢杂?個(gè)數(shù)碼管來(lái)顯示測(cè)試結(jié)果，為了充分的利用FPGA的資源，LED顯示部分由FPGA進(jìn)行控制。測(cè)頻率鍵 待測(cè)信號(hào)50MHz數(shù)據(jù)控制信號(hào)80C51單片機(jī)FPGA信號(hào)放大整形電路晶振TCLKBCLK數(shù)碼顯示 復(fù)位鍵復(fù)位鍵 圖

37、3.1 系統(tǒng)總體設(shè)計(jì)方案圖3.3 FPGA內(nèi)部功能模塊設(shè)計(jì)FPGA內(nèi)部功能模塊是等精度測(cè)頻的核心電路模塊，其實(shí)現(xiàn)方法可以簡(jiǎn)單地用圖3.2和圖3.3來(lái)說(shuō)明。圖3.2中count32_a和count32_b是兩個(gè)可控的32位高速計(jì)數(shù)器，EN信號(hào)是它們的計(jì)數(shù)允許信號(hào)，高電平有效。預(yù)置門(mén)控信號(hào)CL可由單片機(jī)發(fā)出，可以證明，在1秒至0.1秒間選擇的范圍內(nèi)，CL的時(shí)間寬度對(duì)測(cè)頻精度幾乎沒(méi)有影響，在此設(shè)其寬度為T(mén)。標(biāo)準(zhǔn)頻率信號(hào)從count32_a的時(shí)鐘輸入端BCLK輸入，設(shè)其頻率為fs；經(jīng)整形后的被測(cè)信號(hào)從與count32_a相似的32位計(jì)數(shù)器count32_b的時(shí)鐘輸入端TCLK輸入，設(shè)其真實(shí)頻率值為fx

38、e，被測(cè)頻率為fx。測(cè)頻原理說(shuō)明如下：測(cè)頻開(kāi)始前，首先發(fā)出一個(gè)清零信號(hào)CLR，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置0，同時(shí)通過(guò)信號(hào)EN，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。這是一個(gè)初始化操作。count32_aENBCLKCLRcount32_bENTCLKCLRD QCLRSTART清零信號(hào)EN預(yù)置門(mén)控信號(hào)CL被測(cè)信號(hào)fx100MHZ標(biāo)準(zhǔn)頻率信號(hào)fsCLR3232圖3.2 等精度數(shù)字頻率計(jì)測(cè)頻主控原理圖然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令預(yù)置門(mén)控信號(hào)CL為高電平，這時(shí)D觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)時(shí)Q端才被置1。與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器count32_a和count32_b，進(jìn)入圖3.3“計(jì)數(shù)允許周期” STA

39、RT。在此期間，count32_a和count32_b分別對(duì)標(biāo)準(zhǔn)信號(hào)fs和被測(cè)信號(hào)fx同時(shí)計(jì)數(shù)。當(dāng)T秒后，預(yù)置門(mén)信號(hào)被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器仍沒(méi)有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò)D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。由圖3.3可見(jiàn)，CL的寬度和發(fā)生的時(shí)間都不會(huì)影響計(jì)數(shù)使能信號(hào)允許計(jì)數(shù)的周期，即使能信號(hào)允許計(jì)數(shù)的周期總是恰好等于待測(cè)信號(hào)TCLK的完整周期數(shù)，這正是確保TCLK在任何頻率條件下都能保持恒定精度的關(guān)鍵。而且，CL寬度的改變以及隨機(jī)的出現(xiàn)時(shí)間造成的誤差最大只有BCLK信號(hào)的一個(gè)周期，如果BCLK有精度穩(wěn)定的晶體振蕩器發(fā)出，則任何時(shí)刻的絕對(duì)誤差只有1億分之

40、一秒12。設(shè)在一次預(yù)置門(mén)時(shí)間T中對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則測(cè)得的頻率為： （3-1）最后通過(guò)控制SEL二選一模塊和并串轉(zhuǎn)換模塊pal2serail，將計(jì)數(shù)器count32_a和count32_b中的兩個(gè)32位數(shù)據(jù)分別讀入單片機(jī)并按上式進(jìn)行計(jì)算和顯示結(jié)果。TCLK CL START BCLK CLR 計(jì)數(shù)允許周期T圖3.3 等精度數(shù)字頻率計(jì)測(cè)控時(shí)序圖3.4 本章小結(jié) 本章主要是對(duì)頻率計(jì)系統(tǒng)的設(shè)計(jì)任務(wù)指標(biāo)進(jìn)行分析，并提出基于FPGA和單片機(jī)相結(jié)合的頻率計(jì)系統(tǒng)設(shè)計(jì)方案。在此基礎(chǔ)上，對(duì)設(shè)計(jì)方案的各個(gè)模塊的功能進(jìn)行了簡(jiǎn)要介紹。最后，對(duì)FPGA內(nèi)部功能模塊進(jìn)行設(shè)計(jì)以實(shí)現(xiàn)等精

41、度測(cè)頻。第4章 系統(tǒng)的硬件電路設(shè)計(jì)系統(tǒng)的硬件電路設(shè)計(jì)主要包括了FPGA、單片機(jī)以及其他外圍電路的設(shè)計(jì)，本章將對(duì)它們進(jìn)行介紹。4.1 FPGA部分的硬件設(shè)計(jì)FPGA部分是數(shù)字頻率計(jì)系統(tǒng)的核心部分，它是整個(gè)測(cè)頻的核心模塊。4.1.1 FPGA簡(jiǎn)介FPGA是英文Field Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。FPGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一

42、，其特點(diǎn)主要有：（1）采用FPGA設(shè)計(jì)ASIC，不需要投片生產(chǎn)，設(shè)計(jì)周期短、開(kāi)發(fā)費(fèi)用低、風(fēng)險(xiǎn)?。唬?）FPGA可做其他全定制或半定制ASIC電路的中試樣片；（3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳；（4）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS， TTL電平兼容。隨著可編程邏輯技術(shù)的不斷進(jìn)步和創(chuàng)新，F(xiàn)PGA已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、汽車(chē)電子、工業(yè)控制等領(lǐng)域。由于其現(xiàn)場(chǎng)邏輯功能可重構(gòu)且具有高集成度、高密度和高性能等特點(diǎn)，因而得到了迅猛發(fā)展。FPGA芯片所包含的資源越來(lái)越豐富，可實(shí)現(xiàn)的功能也越來(lái)越強(qiáng)，這使得FPGA在電子電路設(shè)計(jì)中越來(lái)越重要13。4.1.2 FPGA芯片

43、的選型在選擇FPGA器件時(shí)，一般遵循“多”、“快”、“好”、“省”四個(gè)原則。“多”就是芯片功能多，“快”就是芯片速度快，“好”就是芯片的性?xún)r(jià)比高，“省”就是芯片的功耗低、省電。所以在選擇產(chǎn)品時(shí)，一般需要考慮以下技術(shù)因素：門(mén)密度、內(nèi)存容量、最大的時(shí)鐘頻率、工作電壓、最大I/O引腳數(shù)、封裝形式等。綜上所述，本設(shè)計(jì)選定FLEX10K系列芯片，其封裝如圖4.1所示。FPGA是工業(yè)界第一個(gè)嵌入式的可編程邏輯器件。由于其采用0.42um、可重構(gòu)的CMOS SRAM單元具有高密度、低成本、低功率等特點(diǎn)，所以脫穎而出成為當(dāng)今Altera中應(yīng)用前景最好的器件系列。到目前為止，其集成度也250000門(mén)。FLEX1

44、0K主要由嵌入式陣列塊(EAB)、邏輯陣列塊(LAB)、快速布線(xiàn)通道(Fast Track)和I/O單元組成，具有如下特點(diǎn)：(1) 片上集成了實(shí)現(xiàn)宏函數(shù)的嵌入式陣列和實(shí)現(xiàn)普通函數(shù)的邏輯陣列；(2) 功率低，穩(wěn)定狀態(tài)工作電流小于0.5mA；(3) 高密度，具有10000250000個(gè)可用門(mén)；(4) 支持多電壓(Multi-voltage) I/O接口，低功耗，遵守全PCI總線(xiàn)規(guī)定，內(nèi)帶JTAG邊界掃描測(cè)試電路；(5) 通過(guò)外部EPROM、集成控制器或JTAG接口實(shí)現(xiàn)在電路可重構(gòu)(ICR)；(6) 快速、可預(yù)測(cè)連線(xiàn)延時(shí)的快速通道連續(xù)式布線(xiàn)結(jié)構(gòu)；(7) 實(shí)現(xiàn)高速、多輸入邏輯函數(shù)的專(zhuān)用級(jí)聯(lián)鏈；(8)

45、增強(qiáng)功能的I/O引腳，每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制，都有漏極開(kāi)路選擇；(9) 具有快速建立時(shí)間和時(shí)鐘到輸出延時(shí)的外部寄存器；(10) 多種封裝方式可任意選擇。圖4.1 FPGA引腳圖同樣FLEX 10K器件的配置數(shù)據(jù)存儲(chǔ)在SRAM單元中，由于SRAM的易失性，因此這些數(shù)據(jù)必須保存在PLD器件以外的EPROM、EEPROM或FLASH ROM等非易失存儲(chǔ)器內(nèi)，在每次上電時(shí)將配置數(shù)據(jù)重新載入到器件的SRAM單元中14。4.2 單片機(jī)部分的硬件電路設(shè)計(jì)本系統(tǒng)中單片機(jī)主要用于數(shù)據(jù)的處理和對(duì)FPGA的控制，它將協(xié)同F(xiàn)PGA完成整個(gè)系統(tǒng)的測(cè)頻部分。4.2.1 單片機(jī)的選型原則（1）單片機(jī)的系統(tǒng)適

46、應(yīng)性單片機(jī)的系統(tǒng)適應(yīng)性是指能否用這個(gè)單片機(jī)完成對(duì)應(yīng)用系統(tǒng)的控制或數(shù)據(jù)處理的任務(wù)，或增加一些附加的集成電路完成要求的任務(wù)。而不是一味的追求高性能。這是單片機(jī)選型最重要的原則15。系統(tǒng)適應(yīng)性主要考慮以下問(wèn)題： 單片機(jī)是否含有所需的I/O端口數(shù)目如果所選的單片機(jī)I/O端口太少，滿(mǎn)足不了系統(tǒng)的功能要求，那么再去擴(kuò)展就比較麻煩，成本也比較高;如果單片機(jī)的I/O端口太多，又勢(shì)必造成單片機(jī)資源的浪費(fèi)，這樣相對(duì)來(lái)說(shuō)也就是選擇了價(jià)格過(guò)高的單片機(jī)。 單片機(jī)是否含有所需的中斷源和定時(shí)器高效率的程序，往往以中斷方式來(lái)實(shí)現(xiàn)對(duì)突發(fā)事件的處理。如果中斷源不夠用，用擴(kuò)展的方法解決，往往需要占用I/O口，這樣需要額外的開(kāi)支，增

47、加了成本；另外，在一個(gè)應(yīng)用系統(tǒng)中往往需要用到定時(shí)器，定時(shí)器資源是否夠用，這也是選擇單片機(jī)時(shí)必須要考慮到的問(wèn)題16。 單片機(jī)是否含有所需的外圍端口部件一個(gè)應(yīng)用系統(tǒng)所需的外圍部件是多種多樣的，如果在單片機(jī)的I/O口中包含有這些外圍的端口部件，那么就可以簡(jiǎn)化電路設(shè)計(jì)，降低成本，提高可靠性。例如：A/D轉(zhuǎn)換、D/A轉(zhuǎn)換、串行口終端、LCD顯示驅(qū)動(dòng)等等。 單片機(jī)的CPU是否有合適的吞吐量單片機(jī)的處理能力主要表現(xiàn)在其CPU的位數(shù)、運(yùn)行速度、指令的功能、指令周期的長(zhǎng)短、中斷能力、堆棧大小、存儲(chǔ)能力等指標(biāo)上。選用單片機(jī)時(shí)必須要考慮這些指標(biāo)。（2）單片機(jī)的可購(gòu)買(mǎi)性單片機(jī)的購(gòu)買(mǎi)途徑是否順暢以及購(gòu)買(mǎi)量是否足夠。即是

48、否直接從單片機(jī)生產(chǎn)廠家或其代理商處買(mǎi)到。當(dāng)我們用單片機(jī)來(lái)開(kāi)發(fā)一個(gè)產(chǎn)品時(shí)，勢(shì)必有其數(shù)量的要求，這就要求所選用的單片機(jī)也應(yīng)有數(shù)量的保證，只有這樣才能滿(mǎn)足批量生產(chǎn)的需要。而且對(duì)某種型號(hào)的單片機(jī)的社會(huì)整體需求量是決定此單片機(jī)價(jià)格的一個(gè)重要的因素。另外，還要關(guān)注一下，此類(lèi)的單片機(jī)是否仍然在生產(chǎn)之中。（3）單片機(jī)的可開(kāi)發(fā)性如果所選用的單片機(jī)沒(méi)有足夠的開(kāi)發(fā)手段，那么該系統(tǒng)的開(kāi)發(fā)將很難順利的進(jìn)行，此單片機(jī)也將很難應(yīng)用于被控制對(duì)象中。綜上所述，遵循以上原則對(duì)單片機(jī)進(jìn)行選擇，本設(shè)計(jì)中采用 AT89S51單片機(jī)芯片。4.2.2 單片機(jī)控制電路的設(shè)計(jì)單片機(jī)測(cè)頻控制電路如圖4.2所示，由單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制

49、、數(shù)據(jù)處理和顯示輸出，F(xiàn)PGA完成各種測(cè)試功能。AT89S51單片機(jī)CL CLR fx START SEL fsLOADEN1EN2DATACLKFLEX 10k圖4.2 單片機(jī)與FLEX 10k控制通信框圖（1）CL：預(yù)置門(mén)控信號(hào)，由單片機(jī)發(fā)送給FPGA。CL=1時(shí)，預(yù)置門(mén)打開(kāi)START=1；CL=0時(shí)，預(yù)置門(mén)關(guān)閉START=0。（2）CLR：系統(tǒng)全清零功能。（3）START：計(jì)數(shù)開(kāi)始信號(hào)，由FPGA發(fā)送給單片機(jī)。（4）SEL：計(jì)數(shù)結(jié)果輸出選擇信號(hào)，由單片機(jī)發(fā)送給FPGA。SEL為0時(shí)輸出被測(cè)信號(hào)的計(jì)數(shù)結(jié)果；SEL為1時(shí)輸出標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)結(jié)果。（5）LOAD：并串轉(zhuǎn)換模塊pal2serial

50、的數(shù)據(jù)裝載信號(hào)。（6）EN1和EN2：并串轉(zhuǎn)換模塊和串并轉(zhuǎn)換模塊的使能信號(hào)；（7）DATA：FPGA和單片機(jī)進(jìn)行串行數(shù)據(jù)通信的信號(hào)。 （8）CLK：顯示模塊disp的時(shí)鐘信號(hào)。（9）fs：標(biāo)準(zhǔn)頻率信號(hào)，此頻率來(lái)源于50MHz的有源晶振；（10）fx：被測(cè)信號(hào)，此信號(hào)是經(jīng)過(guò)限幅整形電路后的方波信號(hào)信號(hào)。4.3 外圍電路設(shè)計(jì)除了FPGA和單片機(jī)部分外，本系統(tǒng)中還用到了一些外圍電路：鍵盤(pán)接口電路、顯示電路、放大整形電路等。下面將對(duì)它們?cè)敿?xì)介紹。4.3.1 鍵盤(pán)接口電路鍵盤(pán)接口電路如圖4.3所示。按鍵需要按鍵不多，設(shè)計(jì)兩個(gè)就夠用?？梢栽O(shè)置Button1為測(cè)頻鍵，Button2為復(fù)位鍵，當(dāng)按鍵Butto

51、n1按下時(shí)，該線(xiàn)為低電平，在單片機(jī)引腳也變?yōu)榈?，檢測(cè)鍵盤(pán)按下。圖4.3 鍵盤(pán)電路4.3.2 顯示電路為了充分的利用FPGA的資源，故顯示部分由FPGA來(lái)控制，顯示部分可采用動(dòng)態(tài)掃描和靜態(tài)掃描兩種掃描方式，綜合各方面的因素，本設(shè)計(jì)采用動(dòng)態(tài)掃描方式，用8個(gè)數(shù)碼管進(jìn)行顯示，中間使用一個(gè)74LS273做鎖存部分。FPGA將最后的顯示數(shù)據(jù)傳送到74LS273上面鎖存，并由FPGA選擇所對(duì)應(yīng)的數(shù)碼管，從而進(jìn)行選擇，圖4.4為顯示電路的連線(xiàn)圖。圖4.4顯示電路4.3.3 電源電路設(shè)計(jì)采用5V電源電壓為其供電。直流穩(wěn)壓電源一般由電源變壓器、整流濾波電路以及穩(wěn)壓電路所組成，如圖4.5所示。220V交流電經(jīng)變壓、

52、整流、濾波后，由一片7805三端穩(wěn)壓器向系統(tǒng)提供+5V電壓信號(hào)。選用輸出電壓固定為+5V的三端集成穩(wěn)壓器7805。變壓器將電網(wǎng)220V電壓變?yōu)?9V電壓，經(jīng)二極管橋式整流后，為78V的電壓送入7805的輸入端，電容C2和C4用來(lái)實(shí)現(xiàn)頻率補(bǔ)償，防止穩(wěn)壓器7805產(chǎn)生高頻自激和抑制電路引入的高頻干擾，C3是電解電容，以減小穩(wěn)壓電源輸出端由輸入電源引入的低頻干擾。4.3.4 信號(hào)放大整形電路實(shí)際測(cè)量中我們常需要測(cè)量正弦波或三角波的頻率，而數(shù)字電路只能接收方波信號(hào)，所以需要設(shè)計(jì)一個(gè)信號(hào)整形電路把三角波和正弦波轉(zhuǎn)化成方波進(jìn)行測(cè)量。放大整形電路由9018和74F14等組成，其中9018組成放大電路將輸入頻

53、率為fx的周期信號(hào)如正弦波、三角波等進(jìn)行放大。74F14施密特觸發(fā)器對(duì)放大器的輸出信號(hào)進(jìn)行整形，使之成為矩形脈沖。其電路如圖4.6所示。圖4.5 電源電路圖4.6 信號(hào)放大整形電路4.3.4 其它電路單片機(jī)的時(shí)鐘電路由11.0592MHz的普通晶體振蕩器。它可產(chǎn)生10-5-10-4量級(jí)的頻率精度，標(biāo)準(zhǔn)頻率1-100MHz，頻率穩(wěn)定度是±100ppm。FPGA的標(biāo)準(zhǔn)頻率信號(hào)由50MHz的溫度補(bǔ)償式晶體振蕩器提供。屬于有源晶振，它采用溫度敏感器件進(jìn)行溫度頻率補(bǔ)償，為了使振源工作在最佳狀態(tài)，內(nèi)部還集成高頻運(yùn)放提供阻抗匹配，頻率精度達(dá)到10-7-10-6數(shù)量級(jí)，頻率范圍1-60MHz，頻率穩(wěn)

54、定度為±1-±2.5ppm。 4.4 本章小結(jié)本章主要介紹了系統(tǒng)的硬件電路設(shè)計(jì)部分。首先簡(jiǎn)單的介紹了FPGA芯片及FPGA芯片的選型；然后對(duì)單片機(jī)控制電路進(jìn)行了設(shè)計(jì)；最后對(duì)其它外圍電路進(jìn)行了設(shè)計(jì)，包括鍵盤(pán)電路、顯示電路、電源電路、時(shí)鐘電路等。第5章 系統(tǒng)的軟件設(shè)計(jì)本設(shè)計(jì)中采用FPGA和單片機(jī)相結(jié)合來(lái)實(shí)現(xiàn)對(duì)頻率的測(cè)量，它們都是可編程芯片，需要對(duì)其進(jìn)行軟件編程。FPGA可以在Quartus II開(kāi)發(fā)平臺(tái)下運(yùn)用verilog語(yǔ)言進(jìn)行編程、仿真與驗(yàn)證，而單片機(jī)的程序可以采用匯編語(yǔ)言來(lái)編寫(xiě)。5.1 VERILOG HDL語(yǔ)言簡(jiǎn)介硬件描述語(yǔ)言HDL（Hardware Descripti

55、on Language）是相對(duì)于一般的計(jì)算機(jī)語(yǔ)言如C， Pascal而言的。HDL是用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式17。設(shè)計(jì)者可以利用HDL程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定其結(jié)構(gòu)特征和電路的行為方式，然后利用綜合器和適配器將此程序變成能控制FPGA或CPLD內(nèi)部結(jié)構(gòu)并實(shí)現(xiàn)相應(yīng)邏輯功能的門(mén)級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件和下載文件。就FPGA/CPLD開(kāi)發(fā)來(lái)說(shuō)，verilog語(yǔ)言是最常用和流行的硬件描述語(yǔ)言之一。下面就對(duì)verilog語(yǔ)言進(jìn)行一下介紹。verilog HDL是硬件描述語(yǔ)言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。它允許設(shè)計(jì)者用它來(lái)進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，可以用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語(yǔ)言。據(jù)有關(guān)文獻(xiàn)報(bào)道，目前在美國(guó)使用verilog HDL進(jìn)行設(shè)計(jì)的工程師大約有60000人，全美國(guó)有200多所大學(xué)教授用verilog 硬件描述語(yǔ)言的設(shè)計(jì)方法。在我國(guó)臺(tái)灣地區(qū)幾乎所有著名大學(xué)