PCB電磁兼容分析

1、PCB的EMC設(shè)計印制電路板中的電磁干擾問題包括公共阻抗耦合、串?dāng)_、高頻載流導(dǎo)線產(chǎn)生的輻射，以及印制線條對高頻輻射的感應(yīng)等。其中的高頻輻射的問題最為嚴(yán)重，這是因為電源線和接地線、信號線的阻抗隨著頻率的增高而增高，較易通過公共阻抗耦合產(chǎn)生干擾；同時，頻率增高使得線路間寄生電容的容抗減小，因而串?dāng)_更易發(fā)生；此外，隨著頻率的增高，還使走線尺寸達(dá)到可以和時鐘及其諧波的波長相比擬的程度。因此，高頻輻射情況更加明顯。高頻數(shù)字線路設(shè)計的另一個問題是由于傳輸線路阻抗不匹配而導(dǎo)致的信號反射與畸變。1. PCB中的公共阻抗耦合問題當(dāng)模擬電路和數(shù)字電路在同一塊印制電路板上混裝時，若電源與地線共用，則可能產(chǎn)生嚴(yán)重的公

2、共阻抗耦合問題。在地線回路中產(chǎn)生的干擾電壓，嚴(yán)重時可能高于接在公共回路中的模擬和數(shù)字電路的噪音容限，造成設(shè)備工作的不穩(wěn)定。較好的印制電路板布線方案是，讓模擬和數(shù)字電路分別擁有自己的電源和地線通路，這樣干擾電壓就不會出現(xiàn)在放大器的輸入端上。另外，在可能的情況下，應(yīng)盡量加寬這兩部分電路的電源與地線，以便減小電源與地線回路的阻抗，減小任何可能在電源與地線回路中的干擾電壓。一單獨工作的PCB的模擬地和數(shù)字地可在系統(tǒng)接地點附近單點匯接，如電源電壓一致，模擬和數(shù)字電路的電源在電源入口單點匯接，如電源電壓不一致，在兩電源較近處并一12nf的電容，給兩電源間的信號返回電流提供通路。 如此PCB是插在母板上的，

3、則母板的模擬和數(shù)字電路的電源和地也要分開，模擬地和數(shù)字地在母板的接地處接地，電源處理與上面一樣。2. PCB的布局設(shè)計建議歸結(jié)如下：當(dāng)高速、中速和低速數(shù)字電路混用時，在印制板上要給它們分配不同的布局區(qū)域。對低電平模擬電路和數(shù)字邏輯電路要盡可能地分離。圖1是印制板的最佳布局。因為這種布局可以使高頻電流在印制板上的走線路徑變短，有助于降低線路板內(nèi)部的串?dāng)_、公共阻抗耦合和輻射發(fā)射。圖2 則表示了在線路板上有模擬電路的情況。模擬與數(shù)字電路要分開；至于線路板上的邏輯電路仍采用圖1的類似布局，即讓高速邏輯電路盡可能在線路板的邊緣。 圖1：數(shù)字電路印制板的布局 圖2：數(shù)字與模擬電路混合使用時的布局3. PC

4、B的布線設(shè)計3.1 多層印制板設(shè)計基礎(chǔ)在進(jìn)行多層印制板設(shè)計時，首先要考慮的是帶寬。要強(qiáng)調(diào)的是：數(shù)字電路的電磁兼容設(shè)計中要考慮的是數(shù)字脈沖的上升沿和下降沿所決定的頻帶寬而不是數(shù)字脈沖的重復(fù)頻率。矩形的周期數(shù)字脈沖的傅立葉展開有下面形式，t0是數(shù)字脈沖寬度，tr是數(shù)字脈沖的上升時問，T是數(shù)字信號的重復(fù)周期。根據(jù)這個結(jié)果可以把方形數(shù)字信號的印制板設(shè)計帶寬定為1tr，通常要考慮這個帶寬的十倍頻。選擇恰當(dāng)?shù)钠骷窃O(shè)計成功的重要因素，特別在選擇邏輯器件時，盡量選上升時間比5ns長的器件，決不要選比電路要求時序快的邏輯器件。多層印制板的電磁兼容分析可以基于克?；舴蚨珊头ɡ陔姶鸥袘?yīng)定律。根據(jù)克希霍夫定律，

5、任何時域信號由源到負(fù)載的傳輸都必須構(gòu)成一個完整的回路，一個頻域信號由源到負(fù)載的傳輸都必須有一個最低阻抗的路徑。這個原則完全適合高頻輻射電流的情況，如果高頻輻射電流不是經(jīng)由設(shè)計中的回路到達(dá)目的負(fù)載，就一定是通過某個客觀存在電回路到達(dá)的，這一非正?；芈分械囊恍┢骷蜁馐茈姶鸥蓴_。但是，人們常常忽略這個事實。在數(shù)字電路設(shè)計中，人們最容易忽略的是存在于器件、導(dǎo)線、印制線和插頭上的寄生電感、電容和導(dǎo)納。例如，電容器的等效電路應(yīng)當(dāng)是電容、電感和電阻構(gòu)成的串聯(lián)電路。多層印制板設(shè)計要決定選用的多層印制板的層數(shù)。多層印制板的層間安排隨著電路而變，但有以下幾條共同原則。（1） 電源平面應(yīng)靠近接地平面，并且安排在

6、接地平面之下。這樣可以利用兩金屬平板間的電容作電源的平滑電容，同時接地平面還對電源平面上分布的輻射電流起到屏蔽作用。（2） 布線層應(yīng)安排與整塊金屬平面相鄰。這樣的安排是為了產(chǎn)生通量對消作用。（3） 把數(shù)字電路和模擬電路分開，有條件時將數(shù)字電路和模擬電路安排在不同層內(nèi)。如果一定要安排在同層；可采用開溝、加接地線條、分隔等方法補(bǔ)救。模擬的和數(shù)字的地、電源都要分開，不能混用。數(shù)字信號有很寬的頻譜，是產(chǎn)生干擾的主要來源。（4） 在中間層的印制線條形成平面波導(dǎo)，在表面形成微帶線，兩者傳輸特性不同。（5） 時鐘電路和高頻電路是主要的干擾和輻射源，一定要單獨安排、遠(yuǎn)離敏感電路。（6） 不同層所含的雜散電流和

7、高頻輻射電流不同，布線時，不能同等看待。下表為多層PCB的典型布層安排：表1：多層PCB的典型布層安排123456789102層S1,GS2,P4層S1GPS26層S1GS2S3PS4差6層S1S2GPS3S4一般6層S1GS2PGS3好8層S1S2GS3S4PS5S6差8層S1GS2S3GPS4S5一般8層S1GS2GPS3GS4好10層S1GS2S3GPS4S5GS63.2 兩個基本原則多層印制板設(shè)計中有兩個基本原則用來確定印制線條間距和邊距，現(xiàn)介紹如下：圖3：20H原則20H原則 這是W.Michae1 King提出的，具體表述如下：所有的具有一定電壓的印制板都會向空間輻射電磁能量，為減

8、小這個效應(yīng)，印制板的物理尺寸都應(yīng)該比最靠近的接地板的物理尺寸小20H，其中H是兩個印制板面的間距。在一定頻率下，兩個金屬板的邊緣場會產(chǎn)生輻射；減小一塊金屬板的邊界尺寸使其比另一個接地板小，輻射將減小。當(dāng)尺寸小10H時，輻射強(qiáng)度開始下降，當(dāng)尺寸小20H時，輻射強(qiáng)度下降70，當(dāng)尺寸小100H時，輻射強(qiáng)度下降98。根據(jù)20H原則，按照一般典型印制板尺寸，20H一般為3mm左右。2W原則 當(dāng)兩條印制線間距比較小時，兩線之間會發(fā)生電磁串?dāng)_，串音會使有關(guān)電路功能失常。為避免發(fā)生這種干擾，應(yīng)保持任何線條間距不小于二倍的印制線條寬度，即不小于2W，W為印制線路的寬度。印制線條的寬度取決于線條阻抗的要求，太寬會

9、減少布線的密度，增加成本；大窄會影響傳輸?shù)浇K端的信號的波形和強(qiáng)度。3.3 接地設(shè)計印制板接地是印制板設(shè)計的另一個基本的重要問題。設(shè)計數(shù)字電路時，很容易忽略接地問題。首先，要建立分布參數(shù)的概念，高于一定頻率時，任何金屬導(dǎo)線都要看成是由電阻、電感構(gòu)成的器件。所以，接地引線具有一定的阻抗并且構(gòu)成電氣回路，不管是單點接地還是多點接地，都必須構(gòu)成低阻抗回路進(jìn)入真正的地或機(jī)架。25mm長的典型的印制線大約會表現(xiàn)15nH到20nH的電感，加上分布電容的存在，就會在接地板和設(shè)備機(jī)架之間構(gòu)成諧振電路。其次，接地電流流經(jīng)接地線時，會產(chǎn)主傳輸線效應(yīng)和天線效應(yīng)。當(dāng)線條長度為14波長時，可以表現(xiàn)出很高的阻抗，接地線實際

10、上是開路的，接地線反而成為向外輻射的夭線。圖4：多層印制板接地層連接最后，接地板上充滿高頻電流和干擾場形成的渦流，因此，在接地點之間構(gòu)成許多回路，這些回路的直徑（或接地點間距）應(yīng)小于最高頻率波長的1/20。3.4 其它布線要求印制電路板設(shè)計中應(yīng)遵循的一般原則：專用零伏線和VCC的走線寬度應(yīng)1mm。要為模擬電路專門提供一根零伏線。單面或雙面板的電源線和地線應(yīng)盡可能靠近，最好的方法是電源線布在印制板的一面，而地線布在印制板的另一面，上下重合，這會使電源的阻抗為最低。另外，整塊印制板上的電源和地線要呈“井”字分布，以便使布線的電流達(dá)到均衡。印制線路設(shè)計中還要特別注意電流流過電路中的導(dǎo)線環(huán)路尺寸，因為

11、這些回路就相當(dāng)于正在工作中的小天線，隨時隨地向空間進(jìn)行輻射。特別是要注意時鐘部分的走線，因為這部分是整個電路中工作頻率最高的。信號走線（特別是高頻信號）要盡量短，因為它們是典型的發(fā)射天線；晶振要盡量靠近IC，且布線要較粗；晶振外殼接地；PCB板上的線寬不要突變，導(dǎo)線不要突然拐角。為了減少平行走線時的串?dāng)_，必要時可增加印刷線條間的距離；或在走線之間有意識地安插一根零伏線，作為線條之間的隔離；IC的電源管腳要加旁路電容（一般為104）到地。如有可能，在PCB板的接口處加RC低通濾波器或EMI抑制元件（如磁珠、信號濾波器等），以消除連接線的干擾；但是要注意不要影響有用信號的傳輸；PCB板的信號接口要

12、盡可能多地分配一些零伏線的連接腳，并均勻地將信號線分開。4. 旁路電容和退耦電容設(shè)計印制板時經(jīng)常要在電路上加電容器來滿足數(shù)字電路工作時要求的電源平穩(wěn)和潔凈度。電路中的電容可分為退耦電容、旁路電容和容納電容三類。退耦電容用來濾除高頻器件在電源板上引起的輻射電流，為器件提供一個局域化的直流，還能減低印制電路中的電流沖擊的峰值。旁路電容能消除高頻輻射噪聲。噪聲能限制電路的帶寬，產(chǎn)主共模干擾。平滑或容納電容是用來解決開關(guān)器件工作時電源電壓會產(chǎn)生突降的問題。設(shè)計中最重要的是確定電容量和接入電容的地點。電容器的自諧振頻率是決定電容設(shè)計的關(guān)鍵參數(shù)。電容器有引出線，就會給電容器附加了固有的電感和電阻，考慮這些

13、因素，實際的電容可看成由電阻、電感、電容組成的串聯(lián)諧振電路，如圖5所示。圖5：電容器等效電路因此，實際電容器都有自諧振頻率，在自諧振頻率以下，電容器呈電容性；高于自諧振頻率時，電容器呈電感性，阻抗隨頻率增高而增大，使旁路作用大大下降。諧振頻率為應(yīng)該選擇諧振頻率高的電容器。典型的陶瓷電容器的引線大約有6mm長，會引入15nH的電感，這種類型的電容器對應(yīng)的自諧振頻率列在下表中。表2：電容器的自諧振頻率電容器的電容值（uF）10.10.010.001電容器的自諧振頻率（MHz）2.551550電源板和接地板之間構(gòu)成的平板電容器也有自諧振頻率，這一諧振頻率如果與時鐘頻率如果與時鐘頻率諧振，就會使整個印

14、制板成為一個電磁輻射器。 這一諧振頻率可以達(dá)到200MHz400MHz，采用20H原則還可以使這個諧振頻率提高2-3倍。采用一個大容量的電容器與一個下容量的電容器并聯(lián)的方法可以有效地改善自諧振頻率特性，當(dāng)大容量的電容器達(dá)到諧振點時，大電容的阻抗開始隨頻率增加而變大；小容量的電容器尚未達(dá)到諧振點，仍然隨頻率增加而變小并將對旁路電流起主導(dǎo)作用。退耦電容的電容量按式計算，式中I為瞬變電流、V為邏輯器件工作允許的電源電壓值的變化、t為開關(guān)時間。在電源引線比較長時，瞬變電流引起較大的壓降，此時就要加容納電容以便維持器件要求的電壓值。設(shè)計時，先計算允許的阻抗Zm， Zm=V/I然后，由線條電感Lw求出不超

15、過Zm對應(yīng)的頻率fm=Zm/(2Lw)，當(dāng)使用頻率高于fm時，要加容納電容Cb，通常Cb為10100uF之間取值。 Cb1(2fm Zm)電容材料對溫度很敏感，要選溫度系數(shù)好的。還要選擇等效串聯(lián)電感和等效串聯(lián)電阻小的電容器，一般要求等效串聯(lián)電感值小于10nH，等效串聯(lián)電阻小于0.5。在每兩個LSI或VLSI元件處都要加平滑電容，電源入口處也要加入平滑電容。此外，I/O連接器、距電源輸入連接器遠(yuǎn)的地方、元件密集處、時鐘發(fā)生電路附近都要加平滑電容器，平滑電容的計算與退耦電容的計算方法相同。5. 時鐘電路之EMC設(shè)計時鐘電路在數(shù)字電路中占有重要地位，同時時鐘電路也是產(chǎn)生電磁輻射的主要來源。一個具有2

16、ns上升沿的時鐘信號輻射能量的帶寬可達(dá)160MHz，其可能輻射帶寬可達(dá)十倍頻，即1.6GHz。因此，設(shè)計好時鐘電路是保證達(dá)到整機(jī)輻射指標(biāo)的關(guān)鍵。時鐘電路設(shè)計主要的問題有如下幾個方面。（1） 阻抗控制：計算各種由印制板線條構(gòu)成的微帶線和微帶波導(dǎo)的波阻抗、相移常數(shù)、衰減常數(shù)等等。許多設(shè)計手冊都可以查到一些典型結(jié)構(gòu)的波阻抗和衰減常數(shù)。特殊結(jié)構(gòu)的微帶線和微帶波導(dǎo)的參數(shù)需要用計算電磁學(xué)的方法求解。（2） 傳輸延遲和阻抗匹配：由印制線條的相移常數(shù)計算時鐘脈沖受到的延遲，當(dāng)延遲達(dá)到一定數(shù)值時，就要進(jìn)行阻抗匹配以免發(fā)生終端反射使時鐘信號抖動或發(fā)生過沖。阻抗匹配方法有串聯(lián)電阻、并聯(lián)電阻、戴維南網(wǎng)絡(luò)、RC 網(wǎng)絡(luò)、

17、二極管陣等。（3） 印制線條上接入較多容性負(fù)載的影響：接在印制線條上的容性負(fù)載對線條的波阻抗有較大的影響。特別是對總線結(jié)構(gòu)的電路容性負(fù)載的影響往往是要考慮的關(guān)鍵因素。表達(dá)傳輸線可以采用三種方式：a、 用傳輸波阻抗（Z0）和傳輸時延（td）兩個參數(shù)描述傳輸線。b、 用傳輸波阻抗和（與波長有關(guān)的）規(guī)一化長度描述傳輸線。c、 用單位長度的電感、電容和印制線的物理長度來描述傳輸線。在印制板設(shè)計中經(jīng)常采用第一種方式描述由印制線條構(gòu)成的傳輸線。此時，傳輸時延的大小決定了印制線條是否需要采取阻抗控制的措施；當(dāng)線條上有很多電容性負(fù)載時，線條的傳輸時延將會增大，與原來的傳輸時延有如下的關(guān)系，td為不考慮容性負(fù)載

18、時的線條傳輸時延，C0 為不考慮容性負(fù)載時的線條分布電容，lm為無匹配的最大印制線條長度。還有許多其它時鐘電路設(shè)計問題，如時鐘區(qū)與其它功能區(qū)的隔離，同層板中時鐘線條屏蔽等問題。時鐘電路電磁兼容設(shè)計技巧（A） 首先要進(jìn)行恰當(dāng)?shù)牟季€，布線層應(yīng)安排與整塊金屬平面相鄰。這樣的安排是為了產(chǎn)生通量對消作用。（B） 其次，時鐘電路和高頻電路是主要的干擾和輻射源一定要單獨安排、遠(yuǎn)離敏感電路。（C） 選擇恰當(dāng)?shù)钠骷窃O(shè)計成功的重要因素，特別在選擇邏輯器件時，盡量選上升時間比五納秒長的器件，決不要選比電路要求時序快的邏輯器件。（D） 層間跳線應(yīng)當(dāng)最小圖6和圖7的情況分別說明兩種情況，圖6表示的是好的和比較好的時鐘

19、布線的層間跳線安排。圖7的情形是不允許的情形。圖6：比較好的時鐘布線的層間跳線安排圖7：不允許的時鐘布線的層問跳線安排（E） 時鐘布線的轉(zhuǎn)接安排時鐘布線經(jīng)連接器輸出時，連接器上的插針要在時鐘線插針周圍布滿接地插針，如圖8所示。圖8：時鐘線插針在連接器上的安排（F） 時鐘輸出布線時不要采用向多個部件直接串行地連接稱為菊花式連接；而應(yīng)該經(jīng)緩存器分別向其它多個部件直接提供時鐘信號。6. 邏輯電路的使用對在線路設(shè)計中所使用的邏輯集成電路的建議是：凡是能不用高速邏輯電路的地方就不要用高速邏輯電路。注意在IC近端的電源和地之間加旁路去耦電容（一般為104）。注意長線傳輸過程中的波形畸變。用RS觸發(fā)器作設(shè)備

20、控制按鈕與設(shè)備電子線路之間配合的緩沖。6.1 邏輯電路工作時所引入的電源線干擾及抑制方法圖9是TTL的與非門集成電路原理線路。圖9：TTL的與非門集成電路當(dāng)門電路輸入條件變化，電路發(fā)生逆轉(zhuǎn)的瞬間，會在門電路的電源和地之間出現(xiàn)一個非常短暫的低阻抗連接，產(chǎn)生非常短暫的電流峰。電流峰的持續(xù)時間與電路的開關(guān)時間大體相等。-電路類型 CMOS TTL HCMOS LSTTL STTL-開關(guān)時間 50nS 10nS 9nS 5nS 3nS電流峰值 3050mA 5080mA通常細(xì)長的印刷導(dǎo)線的分布電感為15uH/cm，對2cm長的印刷導(dǎo)線因門電路邏輯狀態(tài)變化在電源線（或地線）中造成的電壓變化：在高速電路中

21、 deltaV = L(di/dt) = 15x10nHx2x (80mA/3nS) = 0.8V在中速電路中 deltaV = L(di/dt) = 15x10nHx2x (50mA/10nS) = 0.15V從上可以看出，高速電路工作時產(chǎn)生的電源線（或地線）干擾要明顯大于低速電路，所以從抗干擾和穩(wěn)定運行的角度說，能不用高速邏輯電路的地方就不要用高速邏輯電路。為克服由邏輯電路工作時帶來的電源和地線的干擾，最好的辦法是在邏輯電路的電源和地之間就近接入一個電容，以便平抑所產(chǎn)生的干擾。由于干擾非常短暫，必須使用高頻特性好的電容才有用。通常選用容量為10100nF的獨石電容，安裝時要注意盡量減少電容

22、的引線長度。電源線和地線要適當(dāng)加寬。6.2 邏輯電路輸出波形傳輸中的畸變問題當(dāng)邏輯電路輸出進(jìn)行高低電平轉(zhuǎn)換時，由于傳輸線對地分布電容的充放電作用，會在電路的地線上感應(yīng)出一個瞬變電壓。同時由于邏輯電路的低輸出阻抗，使傳輸線的分布電容和分布電感形成一個高Q值的諧振回路，這樣在門電路的輸出波形中就會出現(xiàn)以負(fù)尖峰為首的高頻寄生震蕩。它可能造成兩個后果：一是引起后級門電路的誤判、誤動作；二是過大的負(fù)尖峰會引起后級門電路輸入端子的擊穿。有兩個解決辦法：一是在后級門輸入端對地并聯(lián)一個反向二極管，用這個辦法可對前級門輸出波形的負(fù)尖峰削波；二是在帶長線的門電路輸出端串聯(lián)一個電阻，可限制傳輸線分布電容的放電電流，

23、同時也降低了由分布電感和分布電容組成的諧振回路的Q值。上述波形傳輸中的瞬變震蕩，也以高速電路的情況比較嚴(yán)重。圖10：波形傳輸過程中所產(chǎn)生的畸變此外，在波形傳輸中還有阻抗匹配問題。對高速TTL電路，電路的輸出阻抗在100150左右，而后級電路的輸入阻抗約在3k左右。線路阻抗的不匹配會導(dǎo)致波形傳輸過程的畸變，進(jìn)而會使系統(tǒng)的動作不同步。圖10反映了傳輸波形的畸變?？刹扇〉霓k法有兩種（以TTL電路為例）：一種是始端匹配，即在輸出端串聯(lián)150電阻；另一種是終端匹配，即在傳輸線終端與300、390的分壓器相連、分壓后再與后級電路的輸入端相連。參見圖11所示。圖11：波形傳輸中的阻抗匹配在線路中是否加匹配電

24、阻要視傳輸線的長度來定。對高速電路，在傳輸線達(dá)到2025cm時要考慮，對低速電路則可以放寬到50cm才加匹配電阻。圖12：延緩波形的瞬變速率此外，在線路設(shè)計中，還可以在傳輸線上插入一些RC電路，延緩傳輸線上的波形瞬變情況。如圖12所示，但是要注意不要影響到信號配合。在高頻情況下，R與C的值應(yīng)減小，一般要小于100和100pF。6.3 按鈕操作與電子線路工作的配合問題按鈕與電子線路的配合是設(shè)備設(shè)計中經(jīng)常遇到的問題。由于按鈕觸點的顫動，使得操作一次按鈕會產(chǎn)生多個控制脈沖，導(dǎo)致設(shè)備發(fā)生誤動作。如圖13所示：圖13：按鈕操作與電子線路的配合為了解決按鈕操作中因觸點顫動所引起的設(shè)備誤動作，一個解決辦法是

25、在整形電路之后串聯(lián)一個單穩(wěn)態(tài)觸發(fā)器，只要該單穩(wěn)態(tài)觸發(fā)器的延時時間選得比觸點顫動過程長得多，那么就可以避免由于按鈕觸點顫動所引起的電子線路的誤動作。圖14：按鈕操作與RS觸發(fā)器的配合但該方法線路比較復(fù)雜，所占用的器件也較多，而且萬一觸點顫動的時間長于單穩(wěn)態(tài)觸發(fā)器的延時時間，仍能造成電子線路工作的不可靠。另一個較好的方法是用按鈕與R-S觸發(fā)器配合，可以取得萬無一失的效果。如圖14所示。圖中按鈕有一組轉(zhuǎn)換觸點，在按鈕動作以前，R-S觸發(fā)器的A點接地，所以與非門1的輸出C為高電平。同時，與非門1的輸出被接到與非門2的輸入D上，它和與非門2的另一輸入E同為高電平，所以與非門2的輸出F為低電平。與非門2的

26、輸出F反過來又接到與非門1的輸入B上，這種連接方法保證一旦按了按鈕，當(dāng)動觸頭還沒有運動到常開觸點之前，R-S觸發(fā)器的狀態(tài)仍能保持下去，所以即使按鈕的常閉觸點處有觸點在顫動，也不會影響R-S觸發(fā)器的輸出狀態(tài)。只有當(dāng)動觸頭與常開觸點相碰，狀態(tài)才會出現(xiàn)變化，此時，R-S觸發(fā)器由于E點的接地，使與非門2的輸出變?yōu)楦唠娖?，這一變化被送到與非門1的輸入B去，與非門1的另一輸入A由于動觸頭脫離常閉觸點而變?yōu)楦唠娖剑@樣與非門1由于兩個輸入（A和B）同時為高電平，從而使輸出C變?yōu)榈碗娖?。C的狀態(tài)又被送到與非門2的輸入D處，因此，只要動觸頭沒有返回常閉觸點的位置，即使動觸頭在常開觸點處有顫動，也不會影響新建立起

27、來的輸出狀態(tài)。新的輸出狀態(tài)一直要等到動觸頭重新返回常閉觸點的位置方才結(jié)束。所以用R-S觸發(fā)器與按鈕操作配合確實可以避免因按鈕觸點顫動而產(chǎn)生的輸出狀態(tài)不穩(wěn)的現(xiàn)象。6.4 印制電路板的互連印制電路板互連中遇到的問題是線間串?dāng)_，這里說的是一根信號線上的脈沖被耦合到鄰近的信號線上，造成鄰近線路的干擾。串?dāng)_是有鄰近線路之間的布線電感和布線電容所引起的。使串?dāng)_減到最小的最簡單的辦法是使鄰近線路的走線彼此成為直角。若做不到這一點時，至少也要使鄰近線路盡可能地分開。此外，還可以采用屏蔽線或雙絞線來傳輸信號，避免信號傳輸過程中的信號“泄漏”。如確認(rèn)干擾來自于連接線，還可在連接線上繞磁環(huán)。圖15：傳輸線的長線差動

28、驅(qū)動當(dāng)同軸屏蔽線或雙絞線用作設(shè)備的互連線時，要注意連線的特性阻抗與邏輯電路輸出阻抗的匹配問題。對于同軸電纜來說要選用特性阻抗為50100的；對雙絞線來說，要用每米扭絞100次左右、特性阻抗大約為110的。傳輸線的兩端都要接地。傳輸線的長度要限在5m或更短的距離內(nèi)。對5m或更長的線路，應(yīng)采用差動驅(qū)動方式，以保持高頻抗擾度。輸出的線路限制在4路以內(nèi)。圖15給出了兩種差動驅(qū)動線路。對100MHz的情況，可用到15m左右。7. 設(shè)備內(nèi)部的布線在設(shè)備內(nèi)部，布線不當(dāng)是造成干擾的首要原因，大多數(shù)的干擾是發(fā)生在同一線束的電纜與電纜之間。所以正確的布線是設(shè)備可靠運行的基本保證之一。7.1 線間的電磁耦合現(xiàn)象及抑制方法同一線束的線間耦合不外乎是低頻磁場的電感耦合和高電壓下的電容耦合。線間距離越近，則線間的互感和靜電容就越大。對于磁場耦合來說，兩電路間的耦合情況與干擾信號的頻率、線路上流動的電流、線路間的距離、線路的離地高度、耦