2012聯(lián)發(fā)科數(shù)字IC設(shè)計(jì)筆試題

1、精選優(yōu)質(zhì)文檔-傾情為你奉上2012數(shù)字IC設(shè)計(jì)第一波筆試題 一、 請(qǐng)寫出unix系統(tǒng)下創(chuàng)建文件夾、刪除文件夾、XX、XX和XX操作的命 令。 因?yàn)檫@道題本人完全不會(huì)，所以基本上就瞅了一眼，后面幾個(gè)就不清楚了，但是可以肯定的是都是很基本的操作(*_*)。 二、 簡(jiǎn)答題 （1） 請(qǐng)解釋Latch與flip-flop的區(qū)別； 關(guān)于latch的討論 latch和flip-flop都是時(shí)序邏輯，區(qū)別為：latch同其所有的輸入信號(hào)相關(guān)，當(dāng)輸入信號(hào)變化時(shí)latch就變化，沒有時(shí)鐘端；flip-flop受時(shí)鐘控制，只有在時(shí)鐘觸發(fā)時(shí)才采樣當(dāng)前的輸入，產(chǎn)生輸出。當(dāng)然因?yàn)槎叨际菚r(shí)序邏輯，所以輸出不但同當(dāng)前的輸入

2、相關(guān)還同上一時(shí)間的輸出相關(guān) latch缺點(diǎn)： 1、沒有時(shí)鐘端，不受系統(tǒng)同步時(shí)鐘的控制，無(wú)法實(shí)現(xiàn)同步操作； 2、對(duì)輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產(chǎn)生； 在xilinx和altera器件的slice和LE中都能夠同時(shí)支持生產(chǎn)d-latch和d-ff，在這一層面上二者有什么區(qū)別暫時(shí)沒有想到。如果使用門電路來(lái)搭建latch和ff，則latch消耗的門資源比f(wàn)f要少，這是latch比f(wàn)f優(yōu)越的地方。 latch的最大缺點(diǎn)就是沒有時(shí)鐘端，和當(dāng)前我們盡可能采用時(shí)序電路的設(shè)計(jì)思路不符。 latch是電平觸發(fā)，相當(dāng)于有一個(gè)使能端，且在激活之后（在使能電平的時(shí)候）相當(dāng)于導(dǎo)線了，隨輸出而變化

3、，在非使能狀態(tài)下是保持原來(lái)的信號(hào)，這就可以看出和flip-flop的差別，其實(shí)很多時(shí)候latch是不能代替ff的 1.latch對(duì)毛刺敏感 2.在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因?yàn)镕PGA中沒有標(biāo)準(zhǔn)的latch單元，但有DFF單元，一個(gè)LATCH需要多個(gè)LE才能實(shí)現(xiàn) 3.latch將靜態(tài)時(shí)序分析變得極為復(fù)雜 4.目前l(fā)atch只在極高端電的路中使用，如intel 的P4等CPU。 FPGA中有l(wèi)atch單元，寄存器單元就可以配置成latch單元，在xilinx v2p的手冊(cè)將該單元成為register/latch單元，附件是xilinx半個(gè)slice的結(jié)構(gòu)

4、圖。其它型號(hào)和廠家的FPGA沒有去查證 （2） 請(qǐng)解釋阻塞賦值和非阻塞賦值的區(qū)別；（8樓buffon同學(xué)補(bǔ)充的哈） 阻塞賦值操作符用等號(hào)(即 = )表示。為什么稱這種賦值為阻塞賦值呢？這是因?yàn)樵谫x值時(shí)先計(jì)算等號(hào)右手方向（RHS）部分的值，這時(shí)賦值語(yǔ)句不允許任何別的Verilog語(yǔ)句的干擾，直到現(xiàn)行的賦值完成時(shí)刻，即把RHS賦值給 LHS的時(shí)刻，它才允許別的賦值語(yǔ)句的執(zhí)行。一般可綜合的阻塞賦值操作在RHS不能設(shè)定有延遲，(即使是零延遲也不允許)。從理論上講，它與后面的賦值語(yǔ)句只有概念上的先后，而無(wú)實(shí)質(zhì)上的延遲。 阻塞賦值的執(zhí)行可以認(rèn)為是只有一個(gè)步驟的操作： 計(jì)算RHS并更新LHS，此時(shí)不能允許有

5、來(lái)自任何其他Verilog語(yǔ)句的干擾。 所謂阻塞的概念是指在同一個(gè)always塊中，其后面的賦值語(yǔ)句從概念上（即使不設(shè)定延遲）是在前一句賦值語(yǔ)句結(jié)束后再開始賦值的。 非阻塞賦值操作符用小于等于號(hào) (即 = )表示。為什么稱這種賦值為非阻塞賦值？這是因?yàn)樵谫x值操作時(shí)刻開始時(shí)計(jì)算非阻塞賦值符的RHS表達(dá)式，賦值操作時(shí)刻結(jié)束時(shí)更新LHS。在計(jì)算非阻塞賦值的RHS表達(dá)式和更新LHS期間，其他的Verilog語(yǔ)句，包括其他的Verilog非阻塞賦值語(yǔ)句都能同時(shí)計(jì)算RHS表達(dá)式和更新LHS。非阻塞賦值允許其他的Verilog語(yǔ)句同時(shí)進(jìn)行操作。非阻塞賦值的操作可以看作為兩個(gè)步驟的過(guò)程：在賦值時(shí)刻開始時(shí)，計(jì)算

6、非阻塞賦值RHS表達(dá)式。 在賦值時(shí)刻結(jié)束時(shí)，更新非阻塞賦值LHS表達(dá)式。 非阻塞賦值操作只能用于對(duì)寄存器類型變量進(jìn)行賦值，因此只能用在initial塊和always塊等過(guò)程塊中。非阻塞賦值不允許用于連續(xù)賦值。 在編程時(shí)應(yīng)該注意以下問(wèn)題： 時(shí)序電路建模時(shí)，用非阻塞賦值。 鎖存器電路建模時(shí)，用非阻塞賦值。 用always塊建立組合邏輯模型時(shí)，用阻塞賦值。 在同一個(gè)always塊中建立時(shí)序和組合邏輯電路時(shí)，用非阻塞賦值。 在同一個(gè)always塊中不要既用非阻塞賦值又用阻塞賦值。 不要在一個(gè)以上的always塊中為同一個(gè)變量賦值。 用$strobe系統(tǒng)任務(wù)來(lái)顯示用非阻塞賦值的變量值 在賦值時(shí)不要使用

7、#0 延遲（3） 請(qǐng)解釋setup time 和 hold time 之間的區(qū)別； Setup time 是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間- Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。 hold time 是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。（4） XXX （5） XXX 這里邊的好多題里邊的術(shù)語(yǔ)沒見過(guò)，或者說(shuō)沒印象了，也屬于想做都

8、沒法下手的，所以也沒花太多時(shí)間，請(qǐng)大家參加過(guò)的補(bǔ)充下嘛。 三、 下圖是一個(gè)4位右移寄存器，0時(shí)刻的初始狀態(tài)為0110，請(qǐng)寫出5個(gè)時(shí) 刻后的輸出。（這是問(wèn)哦唯一會(huì)的一道題，可是只有5分b）四、 關(guān)于防抖動(dòng)電路。輸入信號(hào)pai_in連續(xù)四次穩(wěn)定在同一電平是，則對(duì)其 進(jìn)行采樣，否則輸入無(wú)效。（1） 用VHDL或Verilog描述該邏輯電路； （2） 給定各器件的時(shí)延，求系統(tǒng)運(yùn)行的最大頻率，并給出簡(jiǎn)要計(jì)算步驟。其中 setup time 等于0.5ns，hold time 等于0s，D1、D2、D3、D4的延時(shí)分別為2ns、2ns、1ns、1ns。（其他器件的最小延時(shí)和最大延時(shí)分別是表格給出的，記不清

9、咯，不過(guò)大多數(shù)器件的最小延時(shí)都是1ns，這個(gè)歡迎大家補(bǔ)名詞解釋，請(qǐng)寫出下列簡(jiǎn)寫的英文全名或中文意義。ECO: Engineering Change Order(工程設(shè)計(jì)更改)DFM: Design for manufacturability(可制造性設(shè)計(jì))AMBA: Advanced Microcontroller Bus Architecture(先進(jìn)的微控制總線構(gòu)架)DLL: Delay Locked Loop(數(shù)字延遲鎖相環(huán))BIST: Built-in Self Test(內(nèi)建自測(cè))LDPC: Low Density Parity Check Codes(低密度奇偶校驗(yàn)碼)DCT: D

10、iscrete Cosine Transform(離散余弦變換)STA: Static Timing Analysis(靜態(tài)時(shí)序分析)CRC: Cyclic Redundancy Check(循環(huán)冗余校驗(yàn)碼)2、請(qǐng)用流程圖的方式簡(jiǎn)述數(shù)字ASIC設(shè)計(jì)流程以及相應(yīng)的工具。功能要求行為設(shè)計(jì) 行為仿真綜合、優(yōu)化網(wǎng)表時(shí)序仿真布局布線版圖后仿真流片典型ASIC設(shè)計(jì)具有下列相當(dāng)復(fù)雜的流程：u結(jié)構(gòu)及電氣規(guī)定。uRTL級(jí)代碼設(shè)計(jì)和仿真測(cè)試平臺(tái)文件準(zhǔn)備。u為具有存儲(chǔ)單元的模塊插入BIST。u為了驗(yàn)證設(shè)計(jì)功能，進(jìn)行完全設(shè)計(jì)的動(dòng)態(tài)仿真。u設(shè)計(jì)環(huán)境設(shè)置。包括使用的設(shè)計(jì)庫(kù)和其他一些環(huán)境變量。使用Design Compil

11、er工具，約束和綜合設(shè)計(jì)，并且加入掃描鏈（或者JTAG）。u使用自帶靜態(tài)時(shí)序分析器，進(jìn)行模塊靜態(tài)時(shí)序分析。u使用Formality工具，進(jìn)行RTL級(jí)和綜合后門級(jí)網(wǎng)表的Formal Verification。u版圖布局布線之前，使用Prime Time工具進(jìn)行整個(gè)設(shè)計(jì)的靜態(tài)時(shí)序分析。u將時(shí)序約束前標(biāo)注到版圖生成工具。u時(shí)序驅(qū)動(dòng)的單元布局，時(shí)鐘樹插入和全局布線。u將時(shí)鐘樹插入到DC的原始設(shè)計(jì)中。u使用Formality，對(duì)綜合后網(wǎng)表和插入時(shí)鐘樹網(wǎng)表Formal Verification。u從全局布線后的版圖中提取出估算的時(shí)間延時(shí)信息。u將估算的時(shí)間延時(shí)信息反標(biāo)注到Design Compiler或者

12、Prime Time。u在Prime Time中靜態(tài)時(shí)序分析。u在Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化。u設(shè)計(jì)的詳細(xì)布線。u從詳細(xì)布線設(shè)計(jì)中提取出實(shí)際時(shí)間延時(shí)信息。u將提取出的實(shí)際時(shí)間延時(shí)信息反標(biāo)注到Design Compiler或者Prime Time中。u在Prime Time進(jìn)行版圖后的靜態(tài)時(shí)序分析。u在Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化（如需要）。u進(jìn)行版圖后帶時(shí)間信息的門級(jí)仿真。uLVS和DRC驗(yàn)證，然后流片。3、a數(shù)字電路的靜態(tài)功耗和動(dòng)態(tài)功耗有哪幾部分構(gòu)成？與哪些因素有什么關(guān)系。b閾值電壓Vt對(duì)靜態(tài)功耗有什么影響？對(duì)電路速度有什么影響？請(qǐng)闡述動(dòng)態(tài)時(shí)序和靜態(tài)時(shí)序分析

13、的區(qū)別和各自的作用。動(dòng)態(tài)功耗：主要是指晶體管開關(guān)狀態(tài)變換產(chǎn)生的開關(guān)功耗，還包括輸出電壓轉(zhuǎn)換的過(guò)程中NMOS和PMOS同時(shí)導(dǎo)通造成的短路電流功耗。與電源電壓的平方，以及總負(fù)載電容，時(shí)鐘頻率，動(dòng)態(tài)轉(zhuǎn)換因子的大小成正比。靜態(tài)功耗：即晶體管狀態(tài)穩(wěn)定不變時(shí)的功耗，包括：亞閾漏電流功耗，多晶硅柵漏電流功耗，PN結(jié)反偏漏電流功耗。與電源電壓成成正比，與閾值電壓成指數(shù)關(guān)系。提高閾值電壓Vt可以有效地降低靜態(tài)功耗。但提高閾值電壓，電路的速度會(huì)降低。動(dòng)態(tài)時(shí)序分析的時(shí)序確認(rèn)通過(guò)仿真實(shí)現(xiàn)，分析的結(jié)果完全依賴于驗(yàn)證工程師所提供的激勵(lì)。不同激勵(lì)分析的路徑不同，也許有些路徑（比如關(guān)鍵路徑）不能覆蓋到，當(dāng)設(shè)計(jì)規(guī)模很大時(shí)，動(dòng)態(tài)

14、分析所需要的時(shí)間、占用的資源也越來(lái)越大。靜態(tài)時(shí)序分析根據(jù)一定的模型從網(wǎng)表中創(chuàng)建無(wú)向圖，計(jì)算路徑延遲的總和，如果所有的路徑都滿足時(shí)序約束和規(guī)范，那么認(rèn)為電路設(shè)計(jì)滿足時(shí)序約束規(guī)范。靜態(tài)時(shí)序分析的方法不依賴于激勵(lì)，且可以窮盡所有路徑，運(yùn)行速度很快，占用內(nèi)存很少。它完全克服了動(dòng)態(tài)時(shí)序驗(yàn)證的缺陷，適合大規(guī)模的電路設(shè)計(jì)驗(yàn)證。對(duì)于同步設(shè)計(jì)電路，可以借助于靜態(tài)時(shí)序分析工具完成時(shí)序驗(yàn)證的任務(wù)。4、a解釋setup time和hold time的定義。b如果一個(gè)電路中的某個(gè)time path有setup time violation。請(qǐng)問(wèn)升高或降低這個(gè)電路的頻率對(duì)這個(gè)violation有什么影響？升高或降低這個(gè)電路的電壓會(huì)有什么影響？c.如果一個(gè)電路中的某個(gè)time path有hold time violation。請(qǐng)問(wèn)升高或降低這個(gè)電路的頻率對(duì)這個(gè)violation有什么影響？升高或降低這個(gè)電路的電壓會(huì)有什么影響？常考題！5、畫出的CMOS電路圖。6、畫出一下RTL code對(duì)應(yīng)的門級(jí)電路圖，請(qǐng)使用最少的門。并且只能使用與門and，或門or和非門not。a是2-bit輸入，b是1-bit輸入，c是1-bit輸出。case(a1:0)2h0:d = b;2h1:d = c;2h2:d = 1b1;2h3:d = 1b0;Endcase這題大家自己