基于FPGA的低成本長距離高速傳輸系統(tǒng)的設(shè)計與實現(xiàn)

1、基于FPGA的低成本長距離高速傳輸系統(tǒng)的設(shè)計與實現(xiàn)摘要：實現(xiàn)了一種全集成可變帶寬中頻寬帶低通濾波器，討論分析了跨導(dǎo)放大器-電容(OTAC)連續(xù)時間型濾波器的結(jié)構(gòu)、設(shè)計和具體實現(xiàn)，使用外部可編程電路對所設(shè)計濾波器帶寬進行控制，并利用ADS軟件進行電路設(shè)計和仿真驗證。仿真結(jié)果表明，該濾波器帶寬的可調(diào)范圍為126 MHz，阻帶抑制率大于35 dB，帶內(nèi)波紋小于05 dB，采用18 V電源，TSMC 018m CMOS工藝庫仿真，功耗小于21 mW，頻響曲線接近理想狀態(tài)。關(guān)鍵詞：Butte摘 要：借助Altera Cyclone III FPGA的LVDS I/O通道產(chǎn)生LVDS信號，穩(wěn)定地完成了數(shù)據(jù)

2、的高速、遠(yuǎn)距離傳輸。系統(tǒng)所需的8B/10B編解碼、數(shù)據(jù)時鐘恢復(fù)(CDR)、串/并行轉(zhuǎn)換電路、誤碼率計算模塊均在FPGA內(nèi)利用VHDL語言設(shè)計實現(xiàn)，大大降低了系統(tǒng)互聯(lián)的復(fù)雜度和成本，提高了系統(tǒng)集成度和穩(wěn)定性。關(guān)鍵詞：數(shù)據(jù)傳輸；高速；遠(yuǎn)距離；FPGA；LVDS 在地質(zhì)勘探、工業(yè)環(huán)境監(jiān)測、大型科學(xué)實驗等領(lǐng)域中需要將實時采集到的大量數(shù)據(jù)以較高的速率傳輸較遠(yuǎn)距離，復(fù)雜而龐大的數(shù)據(jù)傳輸任務(wù)給傳輸系統(tǒng)的設(shè)計帶來極大的挑戰(zhàn)。目前常見的遠(yuǎn)距離高速傳輸方案多采用較為復(fù)雜的光纖通道等方案，系統(tǒng)的成本、設(shè)計難度、體積和功耗都相對較大，限制了其應(yīng)用場合。 本文提出的高速數(shù)據(jù)遠(yuǎn)距離傳輸系統(tǒng)方案以Altera公司Cyclo

3、ne III系列低成本FPGA芯片EP3C5E144C8為核心，以LVDS信號為基礎(chǔ)，通過增加信道編碼、數(shù)據(jù)時鐘恢復(fù)、預(yù)加重和均衡等技術(shù)，保證了數(shù)據(jù)傳輸?shù)姆€(wěn)定性和同步性，確保采用UTP-5雙絞線為傳輸介質(zhì)時傳輸速率不低于400 Mb/s，傳輸距離為50 m以上，實現(xiàn)低成本的遠(yuǎn)距離高速數(shù)據(jù)傳輸。1 方案總體設(shè)計 LVDS（Low Voltage Differential Signaling）是一種低振幅高速差分信號，其電氣特性決定了其傳輸距離有限。為了滿足系統(tǒng)使用UTP-5雙絞線實現(xiàn)距離50 m的數(shù)據(jù)傳輸要求，需要通過增加預(yù)加重和均衡技術(shù)來恢復(fù)線路上傳輸?shù)男盘柌ㄐ巍Ｓ捎趥鬏斁嚯x較遠(yuǎn)且傳輸速率較高

4、，所以無法直接采用傳送位時鐘信號和幀同步脈沖來保證系統(tǒng)同步。本系統(tǒng)采取接收端從接收數(shù)據(jù)中恢復(fù)時鐘信號的方法簡化系統(tǒng)設(shè)計方案。 系統(tǒng)整體設(shè)計框圖如圖1所示，系統(tǒng)的核心模塊包括了8 B/10 B編碼、CDR（時鐘恢復(fù)）、并-串/串-并轉(zhuǎn)換模塊、LVDS接口電路、電纜驅(qū)動器（Cable Driver）和電纜均衡器（Cable Equalizer）等。數(shù)據(jù)在發(fā)送端的FPGA內(nèi)經(jīng)過8 B/10 B編碼，并-串轉(zhuǎn)換經(jīng)LVDS模式的I/O端口轉(zhuǎn)化為LVDS信號，然后經(jīng)過線路驅(qū)動器芯片CLC001預(yù)加重后，通過UTP-5雙絞線傳出數(shù)據(jù)。接收端收到的信號經(jīng)過均衡器芯片LMH0074SQ均衡后進入FPGA，在接收

5、端FPGA內(nèi)，數(shù)據(jù)先經(jīng)過CDR模塊提取時鐘信號，然后字對齊后經(jīng)過串-并轉(zhuǎn)換產(chǎn)生并行數(shù)據(jù)流，最后經(jīng)過8 B/10 B解碼模塊得到傳輸數(shù)據(jù)。 系統(tǒng)除電纜驅(qū)動器和電纜均衡器采用專用芯片外，其他功能均在FPGA內(nèi)部實現(xiàn)，從而極大地減小了系統(tǒng)的復(fù)雜度和PCB板的面積。2 FPGA關(guān)鍵模塊設(shè)計2.1 信道編解碼模塊 在高速數(shù)據(jù)傳輸過程中，為了使數(shù)據(jù)時鐘恢復(fù)模塊中的數(shù)字鎖相環(huán)能夠得到足夠充足的跳變沿信息，需要采用信道編解碼技術(shù)消除或減少數(shù)字電信號中的直流和低頻分量。8 B/10 B編碼是其中最常用的一種編碼方式。 8 B/10 B編碼被廣泛應(yīng)用于多種高速串行通信協(xié)議中。它將8 bit的基帶信號映射成10 b

6、it的數(shù)據(jù)進行發(fā)送，防止在基帶數(shù)據(jù)中過多的0碼流或1碼流。通過8 B/10 B編碼可以提高數(shù)據(jù)在鏈路上的傳輸性能；使接收器可以正確地恢復(fù)時鐘；提高碼流中一個或者多個比特錯誤的檢測能力；定義特定的碼元使接收器能夠正確地對齊碼元1。在本系統(tǒng)中分別在兩塊FPGA中實現(xiàn)了8 B/10 B編碼模塊和8 B/10 B解碼模塊。 8 B/10 B編碼模塊如圖2所示，該模塊在邏輯上又分成3 B/4 B編碼模塊、5 B/6 B編碼模塊、RD控制模塊等3部分。編碼器首先將接收到的8 B數(shù)據(jù)分成3 bit和5 bit兩部分，然后分別編碼成4 bit和6 bit，編碼完成的4 bit和6 bit再按順序組合成10 B

7、碼。整個系統(tǒng)首先將3 bit編碼成4 bit，RD控制器讀出4 bit數(shù)據(jù)的RD值，然后反饋控制5 B/6 B編碼模塊選擇合適的編碼。最終RD控制器判斷10 B數(shù)據(jù)的RD值，若滿足要求則輸出，否則將報錯。 解碼模塊如圖3所示，可分為6 B/5 B解碼模塊、4 B/3 B解碼模塊和誤碼檢測模塊。解碼模塊相對編碼模塊而言邏輯過程要簡單，該模塊首先將10 bit信號分割成4 bit和6 bit兩部分(高低位必須和編碼端對應(yīng))。然后，4 bit和6 bit數(shù)據(jù)根據(jù)編碼列表分別解碼成3 bit和5 bit，在解碼過程中判斷是否有誤碼產(chǎn)生，有則報錯，沒有則并行輸出。2.2 數(shù)據(jù)時鐘恢復(fù)模塊 在單向數(shù)據(jù)傳輸

8、中，串行通信通常需要同時提供數(shù)據(jù)、位時鐘、幀同步脈沖三路信號2。在本系統(tǒng)所要求的高速率、長距離的數(shù)據(jù)傳輸要求下，這種連接方式不但浪費導(dǎo)線，而且受環(huán)境影響很難實現(xiàn)三路信號間的同步。利用數(shù)據(jù)時鐘恢復(fù)模塊可以從串行位流數(shù)據(jù)中恢復(fù)出接收位同步時鐘、幀同步脈沖和接收的數(shù)據(jù)。 數(shù)字鎖相環(huán)(DPLL)是一種相位反饋控制系統(tǒng)3。它根據(jù)輸入信號與本地估算時鐘之間的相位誤差對本地估算時鐘的相位進行連續(xù)不斷的反饋調(diào)節(jié)，從而使本地估算時鐘相位跟蹤輸入信號相位。DPLL通常由3個模塊組成：數(shù)字鑒相器(DPD)、數(shù)字環(huán)路濾波器(DLF)、 數(shù)控振蕩器(DCO)。根據(jù)各個模塊組態(tài)的不同，DPLL可以被劃分出許多不同的類型。

9、根據(jù)設(shè)計的要求，本文采用超前滯后型數(shù)字鎖相環(huán)(LLDPLL)作為解決方案，圖4是其實現(xiàn)結(jié)構(gòu)。在LLDPLL中，DPD采用微分型超前-滯后數(shù)字鑒相器，DLF用雙向計數(shù)邏輯和比較邏輯實現(xiàn)，DCO采用加扣脈沖式數(shù)控振蕩器。這樣設(shè)計出來的DPLL具有結(jié)構(gòu)簡潔明快、參數(shù)調(diào)節(jié)方便、工作穩(wěn)定可靠的優(yōu)點2。3 板級電路設(shè)計 由于設(shè)計要求達到高速率、50 m的傳輸距離,傳統(tǒng)的LVDS接口雖然可以達到較高的傳輸速率，但不能支持長距離傳輸，所以本系統(tǒng)采用高速串行數(shù)字接口(SDI)自適應(yīng)電纜均衡器及電纜驅(qū)動器芯片來實現(xiàn)數(shù)據(jù)高速率、長距離的傳輸。 預(yù)加重是在信號發(fā)送前對其進行預(yù)扭曲，以使接收器上的信號質(zhì)量如同原始發(fā)送的

10、質(zhì)量。當(dāng)信號在直流電平上保持超過一個比特的時間時，預(yù)加重就會抬高高頻分量而降低低頻分量。本文選用CLC001電纜驅(qū)動芯片，CLC001采用3.3 V供電，輸出幅度可調(diào)，理論數(shù)據(jù)速率最高可達622 Mb/s4。 接收均衡通過對輸入數(shù)據(jù)運用相對頻率特征來補償信號的損耗特征。本文選用LMH0074SQ接收均衡芯片，LM0074SQ是標(biāo)準(zhǔn)清晰度SDI電纜均衡器，可在540 Mb/s的速度范圍內(nèi)操作，輸出抖動典型值為0.2UI5。 FPGA外部電路如圖5所示。在發(fā)送端，F(xiàn)PGA產(chǎn)生的LVDS信號經(jīng)CLC001預(yù)加重后通過50 m UTP-5雙絞線傳輸；在接收端，信號先經(jīng)過LMH0074SQ均衡后隔直輸出

11、。由于LVDS接口電平標(biāo)準(zhǔn)要求輸入電壓直流偏置為1.2 V，因此需要通過偏置電路引入1.2 V的直流偏置后再傳給FPGA。4 數(shù)據(jù)測試及系統(tǒng)性能分析4.1 系統(tǒng)測試方案 測試方案主要對系統(tǒng)的靜態(tài)功耗、動態(tài)功耗以及在50 m傳輸距離時的數(shù)據(jù)傳輸速率及相應(yīng)的誤碼率進行測試。測試方案連接框圖如圖6所示。測試所用數(shù)據(jù)存在發(fā)送端例化的ROM中，接收端FPGA中例化有FIFO和ROM，F(xiàn)IFO用來存儲接收的數(shù)據(jù)，ROM中則存儲和發(fā)送端ROM中相同的數(shù)據(jù)，用來計算誤碼率。同時，在接收端FPGA中有接收數(shù)據(jù)計數(shù)器和錯誤比特計數(shù)器模塊，通過設(shè)置SignalTap II的觸發(fā)信號和欲觀察的信號，就可以在PC機端的

12、Quartus II軟件中的SignalTap II Logic Analyzer窗口中實時看到這些信號。4.2 功耗測試 本系統(tǒng)通過直流穩(wěn)壓電源供電，以方便計算整個系統(tǒng)的功耗。經(jīng)測試發(fā)現(xiàn)，在不同的傳輸速率時系統(tǒng)的功耗差別不大，動態(tài)功耗典型值為數(shù)據(jù)傳輸速率100 Mb/s時，系統(tǒng)消耗電流0.24 A，供電電壓3.3 V，系統(tǒng)功耗為792 mW。靜態(tài)功耗測量時，不發(fā)送數(shù)據(jù)，但保持50 m雙絞線接入，電流為0.20 A，供電電壓為3.3 V，靜態(tài)功耗為660 mW。4.3 誤碼率測試 由于EP3C15F144C8的RAM只有512 Kbit，再加上Signal Tap的開銷，所以例化的ROM和FI

13、FO比較小，ROM大小為8 KB，內(nèi)部存儲數(shù)據(jù)由00HFFH一直重復(fù)，把一次ROM數(shù)據(jù)的發(fā)送當(dāng)成一個幀。每發(fā)送一次ROM數(shù)據(jù)即比較一次FIFO中與原始ROM中的數(shù)據(jù)。重復(fù)發(fā)送20 000次，總數(shù)據(jù)量等于20 000次(8 1928)bit=1 469 120 000 bit。因為接收端的數(shù)據(jù)時鐘恢復(fù)和字對齊需要一定時間，因而實際成功重復(fù)次數(shù)不到20 000次，可通過專門的計數(shù)器來確定實際重復(fù)次數(shù)。 在SignalTap II Logic Analyzer中，設(shè)置觸發(fā)信號為系統(tǒng)倍頻后的主時鐘，在接收端通過SignalTap II Logic Analyzer實時查看接收數(shù)據(jù)rx_data、錯誤比特數(shù)error_accumulator和成功重復(fù)次數(shù)packet_counter，圖7為SignalTap II Logic Analyzer接收數(shù)據(jù)的窗口顯示。誤碼率可通過下式求得： 誤碼率=錯誤比特數(shù)/（成功重復(fù)次數(shù)8 1928） (1) 傳輸速率及相應(yīng)誤碼率如表1所示，在傳輸數(shù)據(jù)為400 Mb/s、傳輸距離為50 m時誤碼率