先行進(jìn)位加法器課件

1、實(shí)驗(yàn)四 32位先行進(jìn)位加法器一、 功能概述串行進(jìn)位加法器延時(shí)很大，每級(jí)的輸出結(jié)果都要等上一級(jí)的進(jìn)位到來才可以求和算出結(jié)果，這次實(shí)驗(yàn)對(duì)普通全加器進(jìn)行改良，改良為先行進(jìn)位加法器。 先行進(jìn)位加法器，各級(jí)的進(jìn)位彼此是獨(dú)立產(chǎn)生，只與輸入數(shù)據(jù)A，B和C_in有關(guān)，將各級(jí)間的進(jìn)位級(jí)聯(lián)傳播給去掉了，這樣就可以減小進(jìn)位產(chǎn)生的延時(shí)。每個(gè)等式與只有三級(jí)延遲的電路對(duì)應(yīng)，第一級(jí)延遲對(duì)應(yīng)進(jìn)位產(chǎn)生信號(hào)和進(jìn)位傳遞信號(hào)，后兩級(jí)延遲對(duì)應(yīng)上面的積之和。通過這種進(jìn)位方式實(shí)現(xiàn)的加法器稱為超前進(jìn)位加法器。因?yàn)楦鱾€(gè)進(jìn)位是并行產(chǎn)生的，所以是一種并行進(jìn)位加法器。二、 實(shí)驗(yàn)原理1、設(shè)二進(jìn)制加法器第i位為Ai，Bi，輸出為Si，進(jìn)位輸入為Ci，進(jìn)

2、位輸出為Ci+1，則有： Si=AiBiCi （1-1） Ci+1 =Ai * Bi+ Ai *Ci+ Bi*Ci =Ai * Bi+（Ai+Bi）* Ci （1-2）令Gi = Ai * Bi , Pi = Ai+Bi，則Ci+1= Gi+ Pi *Ci當(dāng)Ai和Bi都為1時(shí)，Gi = 1， 產(chǎn)生進(jìn)位Ci+1 = 1當(dāng)Ai和Bi有一個(gè)為1時(shí)，Pi = 1，傳遞進(jìn)位Ci+1= Ci因此Gi定義為進(jìn)位產(chǎn)生信號(hào)，Pi定義為進(jìn)位傳遞信號(hào)。Gi的優(yōu)先級(jí)比Pi高，也就是說：當(dāng)Gi = 1時(shí)（當(dāng)然此

3、時(shí)也有Pi = 1），無條件產(chǎn)生進(jìn)位，而不管Ci是多少；當(dāng)Gi=0而Pi=1時(shí)，進(jìn)位輸出為Ci，跟Ci之前的邏輯有關(guān)。 下面推導(dǎo)4位超前進(jìn)位加法器。設(shè)4位加數(shù)和被加數(shù)為A和B，進(jìn)位輸入為Cin，進(jìn)位輸出為Cout,對(duì)于第i位的進(jìn)位產(chǎn)生Gi = Ai·Bi ,進(jìn)位傳遞Pi=Ai+Bi , i=0,1,2,3。于是這各級(jí)進(jìn)位輸出，遞歸的展開Ci，有：C0 = CinC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0 C0C3=G2 + P2·C2 = G2 + P2·G1 + P2&#

4、183;P1·G0 + P2·P1·P0·C0C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3）Cout=C4由此可以看出，各級(jí)的進(jìn)位彼此獨(dú)立產(chǎn)生，只與輸入數(shù)據(jù)Ai、Bi和Cin有關(guān)。2、接口說明表1： 32位超前進(jìn)位加法器接口信號(hào)說明表序號(hào)接口信號(hào)名稱方向說明備注1A31:0I輸入數(shù)據(jù)2B31:0I輸入數(shù)據(jù)3S31:0O加法結(jié)果4countO最高位

5、進(jìn)位3、結(jié)構(gòu)框圖三、 實(shí)驗(yàn)方案方案一：分為兩個(gè)模塊：1個(gè)4位add_4和1個(gè)add_32，其中add_32調(diào)用4個(gè)add_4.首先設(shè)計(jì)4位超前進(jìn)位加法器：框圖如下：設(shè)計(jì)好四位的之后，開始調(diào)用四位的實(shí)現(xiàn)32位的。方案二：分為五個(gè)模塊：（1）計(jì)算傳播值和產(chǎn)生值模塊：pg模塊（2）超前進(jìn)位模塊：cla模塊 （3）加法求和模塊：sum模塊（4）求和并按輸出a，b，c_in分組：bit_slice模塊（5）32位超前進(jìn)位加法器總模塊：cla_32總框圖：四、 驗(yàn)證方案：對(duì)32位的兩個(gè)輸入賦值：當(dāng)a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32&

6、#39;b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;結(jié)果：s=32'b1111_1001_1001_0100_1010_0001_0010_1001;當(dāng) a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b1;結(jié)果：s=32'b1111_1001_1001_0100_1010_0001_0010_1010;來對(duì)波形進(jìn)行觀察，看波形是否正確。五、

7、 實(shí)驗(yàn)代碼：方案一：（1）add_32模塊頂層模塊：（2）4位add_4模塊方案二：（1）cla_32頂層模塊：module cla_32(a,b,c_in,s,count ); input 31:0 a,b; input c_in; output 31:0 s; output count; wire 7:0 gg,gp,gc; wire 3:0 ggg,ggp,ggc; wire gggg,gggp; bit_slice b1(.a(a3:0),.b(b3:0),.c_in(gc0),.s(s3:0),.gp(gp0),.gg(gg0); bit_slice b2(.a(a7:4),.b(b

8、7:4),.c_in(gc1),.s(s7:4),.gp(gp1),.gg(gg1); bit_slice b3(.a(a11:8),.b(b11:8),.c_in(gc2),.s(s11:8),.gp(gp2),.gg(gg2); bit_slice b4(.a(a15:12),.b(b15:12),.c_in(gc3),.s(s15:12),.gp(gp3),.gg(gg3); bit_slice b5(.a(a19:16),.b(b19:16),.c_in(gc4),.s(s19:16),.gp(gp4),.gg(gg4); bit_slice b6(.a(a23:20),.b(b23:

9、20),.c_in(gc5),.s(s23:20),.gp(gp5),.gg(gg5); bit_slice b7(.a(a27:24),.b(b27:24),.c_in(gc6),.s(s27:24),.gp(gp6),.gg(gg6); bit_slice b8(.a(a31:28),.b(b31:28),.c_in(gc7),.s(s31:28),.gp(gp7),.gg(gg7); clac0(.p(gp3:0),.g(gg3:0),.c_in(ggc0),.c(gc3:0),.gp(ggp0),.gg(ggg0);cla c1(.p(gp7:4),.g(gg7:4),.c_in(gg

10、c1),.c(gc7:4),.gp(ggp1),.gg(ggg1);assign ggp3:2=2'b11;assign ggg3:2=2'b00;cla c2(.p(ggp),.g(ggg),.c_in(c_in),.c(ggc),.gp(gggp),.gg(gggg);assign count=gggg|(gggp&c_in);endmodule（2）pg模塊：module pg(a,b,p,g);input 3:0 a,b;output 3:0 p,g;assign p=ab;assign g=a&b;endmodule（3）cla模塊：module cl

11、a(p,g,c_in,c,gp,gg);input 3:0 p,g;input c_in;output 3:0 c;output gp,gg;function 99:0 do_cla; input 3:0 p,g; input c_in; begin:label integer i; reg gp,gg; reg 3:0 c; gp=p0; gg=g0; c0=c_in; for(i=1;i<4;i=i+1) begin gp=gp&pi;gg=(gg&pi)|gi;ci=(ci-1&pi-1)|gi-1; enddo_cla=c,gp,gg;end endfun

12、ctionassign c,gp,gg=do_cla(p,g,c_in);endmodule（4）sum模塊：module sum(a,b,c,s );input 3:0 a,b,c;output 3:0 s;wire 3:0 t=ab;assign s=tc;endmodule（5）bit_slice模塊：module bit_slice(a,b,c_in,s,gp,gg );input 3:0 a,b;input c_in;output 3:0 s;output gp,gg;wire 3:0p,g,c;pg i1(a,b,p,g);cla i2(p,g,c_in,c,gp,gg);sum

13、i3(a,b,c,s);endmodule（6）激勵(lì)代碼：module cla32_tb;/ Inputsreg 31:0 a;reg 31:0 b;reg c_in;/ Outputswire 31:0 s;wire count;/ Instantiate the Unit Under Test (UUT)cla_32 uut (.a(a), .b(b), .c_in(c_in), .s(s), .count(count);initial begin/ Initialize Inputsa = 0;b = 0;c_in = 0;/ Wait 100 ns for global reset t

14、o finish#10 a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b0;#10 a=32'b1000_0001_0111_1011_1101_1001_1101_1000;b=32'b0111_1000_0001_1000_1100_0111_0101_0001;c_in=1'b1; / Add stimulus hereend endmodule六、波形圖說明1、仿真波形2、結(jié)果說明對(duì)于三個(gè)輸入： a=32'b1000_0001_0111_1011_1101_1001_1