優(yōu)先權(quán)排隊(duì)電路設(shè)計(jì)

1、 電子技術(shù)課程設(shè)計(jì)優(yōu)先權(quán)排隊(duì)電路設(shè)計(jì) 姓名：李曉楠 專(zhuān)業(yè)：電力系統(tǒng)自動(dòng)化 班級(jí)：電力1101 學(xué)號(hào)：0403110108目錄概述·······································&#

2、183;3一：設(shè)計(jì)目的································4二：設(shè)計(jì)要求···············

3、·················4三：設(shè)計(jì)內(nèi)容································

4、;5（1）實(shí)驗(yàn)設(shè)計(jì)·······························5（2）電路設(shè)計(jì)················&

5、#183;··············6（3）實(shí)驗(yàn)數(shù)據(jù)表·····························6總結(jié)····&

6、#183;···································7參考文獻(xiàn)·············&#

7、183;······················8概述 數(shù)字電路根據(jù)邏輯功能的不同特點(diǎn)，可以分成兩大類(lèi)，一類(lèi)叫組合邏輯電路（簡(jiǎn)稱(chēng)組合電路），另一類(lèi)叫做時(shí)序邏輯電路（簡(jiǎn)稱(chēng)時(shí)序電路）。組合邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，與電路原來(lái)的狀態(tài)無(wú)關(guān)。而時(shí)序邏輯電路在邏輯功能上的特點(diǎn)是任意時(shí)刻的輸出不僅取決于當(dāng)時(shí)的輸入信號(hào)，而且還取決于電路原來(lái)的狀態(tài)，或

8、者說(shuō)，還與以前的輸入有關(guān)。 在asic設(shè)計(jì)和pld設(shè)計(jì)中組合邏輯電路設(shè)計(jì)的最簡(jiǎn)化是很重要的，在設(shè)計(jì)時(shí)常要求用最少的邏輯門(mén)或?qū)Ь€(xiàn)實(shí)現(xiàn)。在asic設(shè)計(jì)和pld設(shè)計(jì)中需要處理大量的約束項(xiàng)，值為1或0的項(xiàng)卻是有限的，提出組合邏輯電路設(shè)計(jì)的一種新方法。與邏輯表示只有在決定事物結(jié)果的全部條件具備時(shí)，結(jié)果才發(fā)生。輸出變量為1的某個(gè)組合的所有因子的與表示輸出變量為1的這個(gè)組合出現(xiàn)、所有輸出變量為0的組合均不出現(xiàn)，因而可以表示輸出變量為1的這個(gè)組合。組合邏輯電路的分析分以下幾個(gè)步驟：（1） 有給定的邏輯電路圖，寫(xiě)出輸出端的邏輯表達(dá)式；（2） 列出真值表；（3） 通過(guò)真值表概括出邏輯功能，看原電路是不是最理想，若

9、不是，則對(duì)其進(jìn)行改進(jìn)。一：設(shè)計(jì)目的： 使學(xué)生在學(xué)習(xí)了電子技術(shù)基礎(chǔ)理論課和進(jìn)行了基礎(chǔ)實(shí)驗(yàn)后進(jìn)一步提高運(yùn)用電子技術(shù)基礎(chǔ)掌握分析方法與分析實(shí)際電路的基本技能，了解基本邏輯單位電路在實(shí)際生活中的運(yùn)用。加強(qiáng)對(duì)電子技術(shù)的理解、學(xué)會(huì)查閱資料、方案比較以及設(shè)計(jì)、計(jì)算、制作、調(diào)試的技能增強(qiáng)分析、解決實(shí)際問(wèn)題能力。二：設(shè)計(jì)要求：設(shè)計(jì)一個(gè)優(yōu)先權(quán)排隊(duì)電路，其框圖如下：排隊(duì)順序：A=1 最高優(yōu)先級(jí)B=1 次高優(yōu)先級(jí)C=1 最低優(yōu)先級(jí)要求輸出端最高只能有一端為“1”，即只能是優(yōu)先級(jí)較高的輸入 端所對(duì)應(yīng)的輸出端為“1”。三：設(shè)計(jì)內(nèi)容： 用74LS00設(shè)計(jì)制作一個(gè)優(yōu)先權(quán)排隊(duì)電路。輸入為A、B、C，輸出為Fa、Fb、Fc。A=

10、1，表示A有請(qǐng)求；Fa=1表示能夠?yàn)锳服務(wù)。同樣B=1表示B有請(qǐng)求；Fb=1，表示能夠?yàn)锽服務(wù)。A、B、C的排隊(duì)順序是：A=1，最高優(yōu)先級(jí)；B=1，次優(yōu)先級(jí)；C=1，普通優(yōu)先級(jí)。要求：輸出端最多只能有一端為1，即只能為優(yōu)先級(jí)較高的請(qǐng)求服務(wù)。（1）實(shí)驗(yàn)設(shè)計(jì)：根據(jù)題意得真值表(表2-9)：表2-9ABCFaFbFc000000001001010010011010100100101100110100111100根據(jù)真值表得以下邏輯表達(dá)式并化簡(jiǎn)得：（2）電路設(shè)計(jì)：圖2-5 74LS00組成優(yōu)先權(quán)排隊(duì)電路圖（3）實(shí)驗(yàn)數(shù)據(jù)據(jù)(表2-10)：表2-10ABCFaFbFc000000001001010010011010100100101100110100111100總結(jié)整個(gè)課程設(shè)計(jì)過(guò)程我都認(rèn)真地完成了，對(duì)此，我總結(jié)了以下幾點(diǎn)：第一，四人一組，既加強(qiáng)了我們的動(dòng)手能力，又讓我們學(xué)會(huì)了團(tuán)結(jié)一致，共同合作才能研究出最好的方案。我們將理論聯(lián)系實(shí)際，在交流中取得進(jìn)步，從問(wèn)題中提高自己。第二，通過(guò)這次課程設(shè)計(jì)，使我受益頗多。了解到課程實(shí)習(xí)設(shè)計(jì)是開(kāi)端，連接是關(guān)鍵，測(cè)試是必須。既鞏固了課堂上學(xué)到的理論知識(shí)，又掌握了常用集成電路芯片的使用。在此基礎(chǔ)上學(xué)習(xí)了數(shù)字系統(tǒng)設(shè)計(jì)的基本思想和方法，學(xué)會(huì)了科學(xué)地分析實(shí)際問(wèn)題，通過(guò)查資料、分析資料及請(qǐng)教老師和同學(xué)等多種途徑