FPGA競爭冒險詳解

1、1 / 16 1 引言 現(xiàn)場可編程門陣列(FPGA)在結構上由邏輯功能塊排列為陣列， 并由可編程的內(nèi)部連線 連接這些功能塊，來實現(xiàn)一定的邏輯功能。 FPGA 可以替代其他 PLD 或者各種中小規(guī)模數(shù) 字邏輯芯片在數(shù)字系統(tǒng)中廣泛應用，也是實現(xiàn)具有不同邏輯功能 ASIC 的有效辦法。FPGA 是進行原型設計最理想的載體，原型機的最初框架和實現(xiàn)通過 PFGA 來驗證，可以降低成 本、縮短開發(fā)周期。利用 FPGA 的可重配置功能，可以在使用過程中，在不改變所設計的 設備的硬件電路情況下，改變設備的功能。但和所有的數(shù)字電路一樣， FPGA 電路中也存在 毛刺問題。它的出現(xiàn)會影響電路工作的可靠性、 穩(wěn)定性

2、，嚴重時會導致整個數(shù)字系統(tǒng)的誤動 作和邏輯紊亂。在此詳細論述了解決此問題的多種方法。 2 FPGA 的功能和結構特點 2.1 FPGA 的功能 FPGA 的功能由邏輯結構的配置數(shù)據(jù)決定，在工作時，這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或者熔絲圖上。使用 SRAM 的 FPGA 器件，在工作前需要從芯片外部加載配置數(shù)據(jù)， 這些配置數(shù)據(jù)可以存放在片外的 EPROM 或其他存儲體上，人們可以控制加載過程，在現(xiàn)場 修改器件的邏輯功能。 圖 1 實際邏輯電路 地址錢 - 輸出 L6xl RAM CLUT) 圖 2 LUT 的實現(xiàn)方式 2.2 FPGA的結構特點 FPGA 使用了可編程的查找表(Look U

3、p Table ,LUT) 結構， 2 / 16 LUT 是可編程的最小邏輯構成單元。大部分 FPGA采用基于 SRAM3 / 16 的查找表邏輯形成結構，就是用 SRAM 靜態(tài)隨機存儲器)來構成 邏輯函數(shù)發(fā)生器。圖 1、2 分別是 4 輸入 LUT 的實際邏輯電路和 LUT 的實現(xiàn)方式。FLEX10KE 系列器件的結構和工作原理在 Altera 的 FPGA器件中具有典型性，下面以此類器件為例，介紹 PFGA勺結 構。其內(nèi)部結構如圖 3 所示: 圖 3 FLEX10KE 內(nèi)部結構 FLEX10KE 內(nèi)部結構包含嵌入式陣列塊 (EAB, Embedded Array Block) 、邏輯陣列塊

4、 (LAB， Logic Array Block) 、快速通 道(Fast Track) 互連和輸入/輸出單元(I/O Element,IOE) 四部 I/O 單元 f (ioi) -I *-T| 邏輯陳列 邏笹陳列塊 (LAB) run 邏輯單元(LE T - 藹為為贏 式陳列 一10 4 / 16 分。 (1) 嵌入式陣列用來實現(xiàn)各種存儲器及復雜的邏輯功能， 如數(shù)字 信號處理、微控制器等。 嵌入式陣列由一系列嵌入式陣列塊 (EAB) 構成。EAB 是在輸入輸出口上具有寄存器的能變形的 RAM 塊。 (2) 邏輯陣列用來實現(xiàn)普通邏輯功能，如計數(shù)器、加法器、狀態(tài) 機等。邏輯陣列由一系列邏輯陣列

5、塊 (LAB)構成。每個 LAB包含 八個 LE和一些局部互連。LAB構成了 FLEX10KE 的“粗粒度”結 構，有利于 EDA軟件進行布局布線，優(yōu)化器件的利用，提高性能。 LE是FLEX10KE 結構中的最小單元，每個 LE 含有一個 4 輸入查找 表(LUT)、一個帶有同步使能的可編程觸發(fā)器 (Programmable Register) 、一個進位鏈 (Carry Chain) 和一個級連鏈 (Cascade) 。 每個 LE都能驅(qū)動 LAB局部互連(LAB Local Interconnect) 和快 速通道互連 (Fast Track Interconnect) 。 LE 的內(nèi)部結

6、構如圖 4 所示。5 / 16 圖 4 邏輯單元(LE)內(nèi)部結構 (3) 器件內(nèi)部信號的互連和器件引出端之間的信號互連由 快速通道(FastTrack) 連線提供，F(xiàn)astTrack 遍布于整個 FLEX10KE 器件，是一系列水平和垂直走向的連續(xù)式布線通道。 FastTrack 互連是一系列貫通器件行、列的快速連接通道。 I/O 引出端由一些 I/O 單元(IOE)驅(qū)動。IOE位于快速通道的 行和列的末端，每個 IOE有一個雙向 I/O 緩沖器和一個既可做輸 入寄存器也可做輸出寄存器的觸發(fā)器。 查找表 (LUT)V Cany In Cairy 6“ Isbell labCQl2 Oio 叱i

7、dD Rcirt lacan Lnt Lb 7sbk (Ldh 6 / 16 3 競爭冒險 在組合電路中，當邏輯門有兩個互補輸入信號同時向相反 狀態(tài)變化時， 輸出端可能產(chǎn)生過渡干擾脈沖的現(xiàn)象， 稱為競爭冒 險。 3.1 FPGA 中產(chǎn)生競爭冒險的原因 信號在 FPGA器件內(nèi)部通過連線和邏輯單元時， 都有一定的 延時。延時的大小與連線的長短和邏輯單元的數(shù)目有關， 同時還 受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低 電平轉換也需要一定的過渡時間。 由于存在這兩方面因素， 多路 信號的電平值發(fā)生變化時， 在信號變化的瞬間， 組合邏輯的輸出 有先后順序，并不是同時變化 , 往往會出現(xiàn)一些不正確的尖峰信 號，這些尖峰信號稱為“毛刺”。如果一個組合邏輯電路中有 “毛刺”出現(xiàn)， 就說明該電路存在“冒險”。 （ 與分立元件不同， 由