FPGA溫控風(fēng)扇的設(shè)計(jì)

1、溫控風(fēng)扇的設(shè)計(jì)摘 要溫控風(fēng)扇在現(xiàn)代社會(huì)中的生產(chǎn)以及人們的日常生活中都有廣泛的應(yīng)用，如工業(yè)生產(chǎn)中大型機(jī)械散熱系統(tǒng)中的風(fēng)扇、現(xiàn)在筆記本電腦上的廣泛應(yīng)用的智能CPU風(fēng)扇等。本文設(shè)計(jì)了基于XILINX FPGA溫控風(fēng)扇系統(tǒng)，采用FPGA作為控制器，利用溫度傳感器DS18B20作為溫度采集元件，并根據(jù)采集到的溫度，通過繼電器驅(qū)動(dòng)風(fēng)扇電機(jī)。采用熱釋電紅外傳感器，并根據(jù)檢測(cè)到的溫度與系統(tǒng)設(shè)定的溫度的比較實(shí)現(xiàn)風(fēng)扇電機(jī)的自動(dòng)啟動(dòng)和停止，并能根據(jù)溫度的變化自動(dòng)改變風(fēng)扇電機(jī)的轉(zhuǎn)速，同時(shí)在LED數(shù)碼管顯示檢測(cè)到的溫度、設(shè)定的溫度和轉(zhuǎn)速。第1章 整體方案設(shè)計(jì)1.1前言隨著人們生活水平及科技水平的不斷提高，現(xiàn)在家用電器在

2、款式、功能等方面日益求精，并朝著健康、安全、多功能、節(jié)能等方向發(fā)展。過去的電器不斷的顯露出其不足之處。電風(fēng)扇作為家用電器的一種，同樣存在類似的問題?，F(xiàn)在電風(fēng)扇的現(xiàn)狀：大部分只有手動(dòng)調(diào)速，再加上一個(gè)定時(shí)器，功能單一。存在的隱患或不足：比如說人們常常離開后忘記關(guān)閉電風(fēng)扇，浪費(fèi)電且不說還容易引發(fā)火災(zāi)，長(zhǎng)時(shí)間工作還容易損壞電器。再比如說前半夜溫度高電風(fēng)扇調(diào)的風(fēng)速較高，但到了后半夜氣溫下降，風(fēng)速不會(huì)隨著氣溫變化，容易著涼。之所以會(huì)產(chǎn)生這些隱患的根本原因是：缺乏對(duì)環(huán)境的檢測(cè)。如果能使電風(fēng)扇具有對(duì)環(huán)境進(jìn)行檢測(cè)的功能，當(dāng)房間里面沒有人時(shí)能自動(dòng)的關(guān)閉電風(fēng)扇；當(dāng)溫度下降時(shí)能自動(dòng)的減小風(fēng)速甚至關(guān)閉風(fēng)扇，這樣一來就避

3、免了上述的不足。本次設(shè)計(jì)就是圍繞這兩點(diǎn)對(duì)現(xiàn)有電風(fēng)扇進(jìn)行改進(jìn)。1.2系統(tǒng)整體設(shè)計(jì)本設(shè)計(jì)的整體思路是：以XILINX FPGA作為控制中心，通過提取熱釋電紅外傳感器感應(yīng)到的人體紅外線信息，并利用溫度傳感器DS18B20檢測(cè)環(huán)境溫度并直接輸出數(shù)字溫度信號(hào)給FPGA進(jìn)行處理，在LED數(shù)碼管上顯示當(dāng)前環(huán)境溫度值以及預(yù)設(shè)溫度值。通過獨(dú)立鍵盤輸入預(yù)設(shè)溫度值，其中預(yù)設(shè)溫度值只能為整數(shù)形式，檢測(cè)到的當(dāng)前環(huán)境溫度可精確到小數(shù)點(diǎn)后一位。同時(shí)采用PWM脈寬調(diào)制方式來改變直流風(fēng)扇電機(jī)的轉(zhuǎn)速。并通過兩個(gè)按鍵改變預(yù)設(shè)溫度值，一個(gè)提高預(yù)設(shè)溫度，另一個(gè)降低預(yù)設(shè)溫度值。系統(tǒng)結(jié)構(gòu)框圖如下：數(shù)碼管鍵盤輸入XILINX FPGA熱釋電

4、紅外傳感器蜂鳴器溫度傳感（DS18B20）PWM驅(qū)動(dòng)電路直流電機(jī)1.3方案論證本設(shè)計(jì)要實(shí)現(xiàn)風(fēng)扇直流電機(jī)的溫度控制，使風(fēng)扇電機(jī)能根據(jù)環(huán)境溫度的變化自動(dòng)啟停及改變轉(zhuǎn)速，需要比較高的溫度變化分辨率以及穩(wěn)定可靠的換擋停機(jī)控制部件。1.3.1 溫度傳感器的選擇在本設(shè)計(jì)中，溫度傳感器的選擇有以下兩種方案：方案一：采用熱敏電阻作為檢測(cè)溫度的核心元件，并通過運(yùn)算放大器放大，由于熱敏電阻會(huì)隨溫度變化而變化，進(jìn)而產(chǎn)生輸出電壓變化的微弱電壓變化信號(hào)，再經(jīng)模數(shù)轉(zhuǎn)換芯片ADC0809將微弱電壓變化信號(hào)轉(zhuǎn)化為數(shù)字信號(hào)輸入FPGA處理。方案二：采用數(shù)字式的集成溫度傳感器DS18B20作為溫度檢測(cè)的核心元件，由其檢測(cè)并直接輸

5、出數(shù)字溫度信號(hào)給FPGA進(jìn)行處理。對(duì)于方案一，采用熱敏電阻作為溫度檢測(cè)元件，有價(jià)格便宜，元件易購(gòu)的優(yōu)點(diǎn)，但熱敏電阻對(duì)溫度的細(xì)微變化不太敏感，在信號(hào)采集、放大以及轉(zhuǎn)換的過程中還會(huì)產(chǎn)生失真和誤差，并且由于熱敏電阻的R-T關(guān)系的非線性，其自身電阻對(duì)溫度的變化存在較大誤差，雖然可以通過一定電路來修正，但這不僅將使電路變得更加復(fù)雜，而且在人體所處環(huán)境溫度變化過程中難以檢測(cè)到小的溫度變化。故該方案不適合本系統(tǒng)。對(duì)于方案二，由于數(shù)字式集成溫度傳感器DS18B20的高度集成化，大大降低了外接放大轉(zhuǎn)化等電路的誤差因數(shù)，溫度誤差變得很小，并且由于其檢測(cè)溫度的原理與熱敏電阻檢測(cè)的原理有著本質(zhì)的不同，使得其溫度分辨力

6、極高。溫度值在器件內(nèi)部轉(zhuǎn)化成數(shù)字量直接輸出，簡(jiǎn)化了系統(tǒng)程序設(shè)計(jì)，又由于該溫度傳感器采用先進(jìn)的單總線技術(shù)，與FPGA的接口變得非常簡(jiǎn)潔，抗干擾能力強(qiáng)，因此該方案適用于本系統(tǒng)。1.3.2 調(diào)速方式的選擇方案一：采用數(shù)模轉(zhuǎn)換芯片DAC0832來控制，由FPGA根據(jù)當(dāng)前環(huán)境溫度值輸出相應(yīng)數(shù)字量到DAC0832中，再由DAC0832產(chǎn)生相應(yīng)模擬信號(hào)控制晶閘管的導(dǎo)通角，從而通過無級(jí)調(diào)速電路實(shí)現(xiàn)風(fēng)扇電機(jī)轉(zhuǎn)速的自動(dòng)調(diào)節(jié)。方案二：采用FPGA軟件編程實(shí)現(xiàn)PWM（脈沖寬度調(diào)制）調(diào)速的方法。PWM是英文Pulse Width Modulation的縮寫，它是按一定的規(guī)律改變脈沖序列的脈沖寬度，以調(diào)節(jié)輸出量和波形的一

7、種調(diào)節(jié)方式，在PWM驅(qū)動(dòng)控制的調(diào)節(jié)系統(tǒng)中，最常用的是矩形波PWM信號(hào)，在控制時(shí)需要調(diào)節(jié)PWM波得占空比。占空比是指高電平持續(xù)時(shí)間在一個(gè)周期時(shí)間內(nèi)的百分比。在控制電機(jī)的轉(zhuǎn)速時(shí)，占空比越大，轉(zhuǎn)速就越快，若全為高電平，占空比為100%時(shí)，轉(zhuǎn)速達(dá)到最大 。對(duì)于方案一，該方案能夠?qū)崿F(xiàn)對(duì)直流風(fēng)扇電機(jī)的無級(jí)調(diào)速，速度變化靈敏，但是D/A轉(zhuǎn)換芯片的價(jià)格較高，與其溫控狀態(tài)下無級(jí)調(diào)速功能相比性價(jià)比不高。 對(duì)于方案二，相對(duì)于其他用硬件或者軟硬件相結(jié)合的方法實(shí)現(xiàn)對(duì)電機(jī)進(jìn)行調(diào)速而言，采用PWM 用純軟件的方法來實(shí)現(xiàn)調(diào)速過程，具有更大的靈活性，并可大大降低成本，能夠充分發(fā)揮FPGA的功能，對(duì)于簡(jiǎn)單速度控制系統(tǒng)的實(shí)現(xiàn)提供了

8、一種有效的途徑。綜合考慮選用方案二。第2章 各單元模塊的硬件設(shè)計(jì)系統(tǒng)主要器件包括熱釋電紅外傳感器、DS18B20溫度傳感器、XILINX FPGA、LED共陰數(shù)碼管、風(fēng)扇直流電機(jī)。2.1系統(tǒng)器件簡(jiǎn)介 DS18B20單線數(shù)字溫度傳感器簡(jiǎn)介DS18B20數(shù)字溫度傳感器，是采用美國(guó)DALLAS半導(dǎo)體公司生產(chǎn)的DS18B20可組網(wǎng)數(shù)字溫度傳感器芯片封裝而成，它具有微型化、低功耗、高性能、抗干擾能力強(qiáng)、易配微處理器等優(yōu)點(diǎn)，可直接將溫度轉(zhuǎn)化成串行數(shù)字信號(hào)供處理器處理。適用于各種狹小空間設(shè)備數(shù)字測(cè)溫和控制領(lǐng)域。DS18B20的主要特征：測(cè)量的結(jié)果直接以數(shù)字信號(hào)的形式輸出，以“一線總線”方式串行傳送給CPU，

9、同時(shí)可傳送CRC校驗(yàn)碼，具有極強(qiáng)的抗干擾糾錯(cuò)能力；溫度測(cè)量范圍在-55+125之間，在-10+85時(shí)精度為±0.5；可檢測(cè)溫度分辨率為912位，對(duì)應(yīng)的可分辨溫度分別為0.5，0.25，0.125和0.0625，可實(shí)現(xiàn)高精度測(cè)溫；它單線接口的獨(dú)特性，使它與微處理器連接時(shí)僅需一條端口線即可實(shí)現(xiàn)與微處理器的雙向通信；支持多點(diǎn)組網(wǎng)功能，即多個(gè)DS18B20可以并聯(lián)在唯一的三線上，實(shí)現(xiàn)組網(wǎng)多點(diǎn)測(cè)溫的功能；工作電壓范圍寬，其范圍在3.05.5V。DS18B20內(nèi)部結(jié)構(gòu)主要有四部分：64位ROM、溫度傳感器、非揮發(fā)的溫度報(bào)警觸發(fā)器TH和TL、配置寄存器。其管腳有三個(gè)，其中DQ為數(shù)字信號(hào)端，GND為

10、電源地，VDD為電源輸入端。 （電原理圖如右圖） 熱釋電紅外線傳感器原理簡(jiǎn)介人體輻射的紅外線中心波長(zhǎng)為 910um，而探測(cè)元件的波長(zhǎng)靈敏度在 0.220um 范圍內(nèi)幾乎穩(wěn)定不變。在傳感器頂端開設(shè)了一個(gè)裝有濾光鏡片的窗口，這個(gè)濾光片可通過光的波長(zhǎng)范圍為 710um，正好適合于人體紅外輻射的探測(cè)，而對(duì)其它波長(zhǎng)的紅外線由濾光片予以吸收，這樣便形成了一種專門用作探測(cè)人體輻射的紅外線傳感器。 實(shí)質(zhì)上熱釋電傳感器是對(duì)溫度敏感的傳感器。它由陶瓷氧化物或壓電晶體元件組成，在元件兩個(gè)表面做成電極，如圖2所示。在環(huán)境溫度有T的變化時(shí)，由于有熱釋電效應(yīng)，在兩個(gè)電極上會(huì)產(chǎn)生電荷Q，即在兩電極之間產(chǎn)生一微弱的電壓V。2

11、.1.3 風(fēng)扇電機(jī)控制模塊電路圖：2.1.3 蜂鳴器以及按鍵模塊電路圖如下： 第3章 軟件設(shè)計(jì)程序設(shè)置程序設(shè)計(jì)部分主要包括主程序、DS18B20模塊、風(fēng)扇電機(jī)控制模塊、熱釋電紅外線傳感器模塊以及蜂鳴器模塊。DS18B20模塊完成對(duì)DS18B20的初始化，對(duì)環(huán)境溫度的實(shí)時(shí)采集、主機(jī)對(duì)溫度傳感器數(shù)據(jù)的讀取及數(shù)據(jù)換算以及包含了溫度對(duì)數(shù)碼管的輸出；風(fēng)扇電機(jī)控制函數(shù)則根據(jù)按鍵值以及溫度的數(shù)值完成對(duì)電機(jī)轉(zhuǎn)速及啟停的控制；熱釋電紅外線傳感器模塊完成對(duì)人體是否存在進(jìn)行檢測(cè)，并將信號(hào)送到電機(jī)模塊使能端入口；蜂鳴器模塊對(duì)按鍵進(jìn)行提醒。主程序流程圖如圖：頂層模塊：module top(clk,rst,icdata,

12、dclk,dlk,dain,drst,key,moto,led,sc2);input clk;inout icdata;input rst;input 1:0key;output dclk;output dlk;output dain;output drst;output moto;output 2:0led;output sc2;wire 1:0jieguo;wire 1:0duty_cyc;counter counter( .clk(clk), .rst(rst), .icdata(icdata), .dclk(dclk), .dlk(dlk), .drst(drst), .dain(da

13、in), .jieguo(jieguo), .duty_cyc(duty_cyc) );dianji dianji( .clk(clk), .key(key), .wd(jieguo), .moto(moto), .led(led), .duty_cyc(duty_cyc) );fengmingqi fengmingqi( .clk(clk), .rst(rst), .key(key), .sc2(sc2) );endmodule DS18B20模塊：這里我們采用12 位分辨率，DS18B20在 750ms 內(nèi)把溫度值轉(zhuǎn)換為數(shù)字，實(shí)現(xiàn)高精度測(cè)溫。根據(jù) DS18B20 的通訊協(xié)議，主機(jī)控制 DS

14、18B20 完成溫度轉(zhuǎn)換必須經(jīng)過三個(gè)步驟：每一次讀寫之前都要對(duì) DS18B20 進(jìn)行復(fù)位操作，復(fù)位成功后發(fā)送一條 ROM 指令，最后發(fā)送 RAM 指令，這樣才能對(duì) DS18B20 進(jìn)行預(yù)定的操作。復(fù)位要求主 CPU 將數(shù)據(jù)線下拉 500 微秒，然后釋放，當(dāng) DS18B20 收到信號(hào)后等待 1660 微秒左右，后發(fā)出 60240 微秒的存在低脈沖，主 CPU 收到此信號(hào)表示復(fù)位成功。流程圖如下：Verilog代碼如下：module DS18B20(nReset,clk,data,icdata);/nReset是復(fù)位端;data是輸出溫度數(shù)據(jù);icdata是總線input nReset,clk;o

15、utput 15:0 data;inout icdata;wire a,b;yu u3(.temperature(data),.one_wire(icdata),.rst_n(nReset),.clk(clk); endmodule module yu( input clk, / 50MHz時(shí)鐘 input rst_n, / 異步復(fù)位 inout one_wire, / One-Wire總線 output 15:0 temperature / 輸出溫度值 ); /+ / 分頻器50MHz->1MHz 開始 /+ reg 5:0 cnt; / 計(jì)數(shù)子 always (posedge clk

16、, negedge rst_n) if (!rst_n) cnt <= 0; else if (cnt = 49) cnt <= 0; else cnt <= cnt + 1'b1; reg clk_1us; / 1MHz 時(shí)鐘 always (posedge clk, negedge rst_n) if (!rst_n) clk_1us <= 0; else if (cnt <= 24) / 24 = 50/2 - 1 clk_1us <= 0; else clk_1us <= 1; /- / 分頻器50MHz->1MHz 結(jié)束 /-

17、/+ / 延時(shí)模塊 開始 /+ reg 19:0 cnt_1us; / 1us延時(shí)計(jì)數(shù)子 reg cnt_1us_clear; / 請(qǐng)1us延時(shí)計(jì)數(shù)子 always (posedge clk_1us) if (cnt_1us_clear) cnt_1us <= 0; else cnt_1us <= cnt_1us + 1'b1; /- / 延時(shí)模塊 結(jié)束 /- /+ / DS18B20狀態(tài)機(jī) 開始 /+ /+ / 格雷碼 parameter S00 = 5'h00; parameter S0 = 5'h01; parameter S1 = 5'h03

18、; parameter S2 = 5'h02; parameter S3 = 5'h06; parameter S4 = 5'h07; parameter S5 = 5'h05; parameter S6 = 5'h04; parameter S7 = 5'h0C; parameter WRITE0 = 5'h0D; parameter WRITE1 = 5'h0F; parameter WRITE00 = 5'h0E; parameter WRITE01 = 5'h0A; parameter READ0 = 5&

19、#39;h0B; parameter READ1 = 5'h09; parameter READ2 = 5'h08; parameter READ3 = 5'h18; reg 4:0 state; / 狀態(tài)寄存器 /- reg one_wire_buf; / One-Wire總線 緩存寄存器 reg 15:0 temperature_buf; / 采集到的溫度值緩存器（未處理） reg 5:0 step; / 子狀態(tài)寄存器 050 reg 3:0 bit_valid; / 有效位 always (posedge clk_1us, negedge rst_n) begin

20、 if (!rst_n) begin one_wire_buf <= 1'bZ; step <= 0; state <= S00; end else begin case (state) S00 : begin temperature_buf <= 16'h001F; state <= S0; end S0 : begin / 初始化 cnt_1us_clear <= 1; one_wire_buf <= 0; state <= S1; end S1 : begin cnt_1us_clear <= 0; if (cnt_1

21、us = 500) / 延時(shí)500us begin cnt_1us_clear <= 1; one_wire_buf <= 1'bZ; / 釋放總線 state <= S2; end end S2 : begin cnt_1us_clear <= 0; if (cnt_1us = 100) / 等待100us begin cnt_1us_clear <= 1; state <= S3; end end S3 : if (one_wire) / 若18b20拉低總線,初始化成功 state <= S4; else if (one_wire) /

22、否則,初始化不成功,返回S0 state <= S0; S4 : begin cnt_1us_clear <= 0; if (cnt_1us = 400) / 再延時(shí)400us begin cnt_1us_clear <= 1; state <= S5; end end S5 : begin / 寫數(shù)據(jù) if (step = 0) / 0xCC begin step <= step + 1'b1; state <= WRITE0; end else if (step = 1) begin step <= step + 1'b1; sta

23、te <= WRITE0; end else if (step = 2) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 3) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 4) begin step <= step + 1'b1; state <= WRITE0; end el

24、se if (step = 5) begin step <= step + 1'b1; state <= WRITE0; end else if (step = 6) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 7) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 8) / 0x44

25、 begin step <= step + 1'b1; state <= WRITE0; end else if (step = 9) begin step <= step + 1'b1; state <= WRITE0; end else if (step = 10) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 11) begin step <= step + 1'b1; state <

26、;= WRITE0; end else if (step = 12) begin step <= step + 1'b1; state <= WRITE0; end else if (step = 13) begin step <= step + 1'b1; state <= WRITE0; end else if (step = 14) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 15) begin st

27、ep <= step + 1'b1; state <= WRITE0; end / 第一次寫完,750ms后,跳回S0 else if (step = 16) begin one_wire_buf <= 1'bZ; step <= step + 1'b1; state <= S6; end / 再次置數(shù)0xCC和0xBE else if (step = 17) / 0xCC begin step <= step + 1'b1; state <= WRITE0; end else if (step = 18) begin

28、step <= step + 1'b1; state <= WRITE0; end else if (step = 19) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 20) begin step <= step + 1'b1; state <= WRITE01; one_wire_buf <= 0; end else if (step = 21) begin step <= step + 1&

29、#39;b1; state <= WRITE0; end else if (step = 22) begin step <= step + 1'b1; state <= WRITE0; end else if (step = 23) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 24) begin one_wire_buf <= 0; step <= step + 1'b1; state <= W

30、RITE01; end else if (step = 25) / 0xBE begin step <= step + 1'b1; state <= WRITE0; end else if (step = 26) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 27) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end e

31、lse if (step = 28) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 29) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end else if (step = 30) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; en

32、d else if (step = 31) begin step <= step + 1'b1; state <= WRITE0; end else if (step = 32) begin one_wire_buf <= 0; step <= step + 1'b1; state <= WRITE01; end / 第二次寫完,跳到S7,直接開始讀數(shù)據(jù) else if (step = 33) begin step <= step + 1'b1; state <= S7; end end S6 : begin cnt_1us_c

33、lear <= 0; if (cnt_1us = 750000 | one_wire) / 延時(shí)750ms! begin cnt_1us_clear <= 1; state <= S0; / 跳回S0,再次初始化 end end S7 : begin / 讀數(shù)據(jù) if (step = 34) begin bit_valid <= 0; one_wire_buf <= 0; step <= step + 1'b1; state <= READ0; end else if (step = 35) begin bit_valid <= bit_

34、valid + 1'b1; one_wire_buf <= 0; step <= step + 1'b1; state <= READ0; end else if (step = 36) begin bit_valid <= bit_valid + 1'b1; one_wire_buf <= 0; step <= step + 1'b1; state <= READ0; end else if (step = 37) begin bit_valid <= bit_valid + 1'b1; one_wire

35、_buf <= 0; step <= step + 1'b1; state <= READ0; end else if (step = 38) begin bit_valid <= bit_valid + 1'b1; one_wire_buf <= 0; step <= step + 1'b1; state <= READ0; end else if (step = 39) begin bit_valid <= bit_valid + 1'b1; one_wire_buf <= 0; step <= step + 1'b1; state <= RE