計算機組成原理試卷1及答案

1、哈工大 學年 秋 季學期班號計算機組成原理試題姓名題號一二三四五六七八得分得 分一、填空（ 12 分）1. 某浮點數(shù)基值為 2，階符 1 位，階碼 3 位，數(shù)符 1 位，尾數(shù) 7 位，階碼和尾數(shù)均用補碼表示，尾數(shù)采用規(guī)格化形式，用十進制數(shù)寫出它所能表示的最大正數(shù)，非 0 最小正注數(shù)，最大負數(shù)，最意小負數(shù)。2. 變址尋址和基址尋址的區(qū)別是：在基址尋址中，基址寄存器提行為供， 指令提供； 而在變址尋址中，變址寄存器提供，指令提供。規(guī)3.影響流水線性能的因素主要反映在和范兩個方面。， 4. 設機器數(shù)字長為 16 位（含 1 位符號位）。若 1 次移位需 10ns，一遵次加法需 10ns，則補碼除法需

2、時間，補碼 BOOTH守算法最多需要時間。5.CPU 從主存取出一條指令并執(zhí)行該指令的時間考叫，它通常包含若干個，而試后者又包含若干個。組成紀多級時序系統(tǒng)。律！二、名詞解釋 (8 分 )1. 微程序控制1微程序控制答：采用與存儲程序類似的方法來解決微操作命令序列的形成，將一條機器指令編寫成一個微程序，每一個微程序包含若干條微指令，每一條指令包含一個或多個微操作命令。2. 存儲器帶寬2存儲器帶寬答：每秒從存儲器進出信息的最大數(shù)量，單位可以用字/秒或字節(jié) /秒或位 /秒來表示。3.RISC3 RISC答： RISC 是精簡指令系統(tǒng)計算機，通過有限的指令條數(shù)簡化處理器設計，已達到提高系統(tǒng)執(zhí)行速度的目

3、的。4.中斷隱指令及功能4中斷隱指令及功能答：中斷隱指令是在機器指令系統(tǒng)中沒有的指令，它是CPU 在中斷周期內(nèi)由硬件自動完成的一條指令，其功能包括保護程序斷點、尋找中斷服務程序的入口地址、關中斷等功能。三、簡答（ 18 分）1. 完整的總線傳輸周期包括哪幾個階段？簡要敘述每個階段的工作。答：總線在完成一次傳輸周期時，可分為四個階段：申請分配階段：由需要使用總線的主模塊（或主設備）提出申請，經(jīng)總線仲裁機構決定下一傳輸周期的總線使用權授于某一申請者；尋址階段：取得了使用權的主模塊，通過總線發(fā)出本次打算訪問的從模塊（或從設備）的存儲地址或設備地址及有關命令，啟動參與本次傳輸?shù)膹哪K；傳數(shù)階段：主模塊

4、和從模塊進行數(shù)據(jù)交換，數(shù)據(jù)由源模塊發(fā)出經(jīng)數(shù)據(jù)總線流入目的模塊；結束階段：主模塊的有關信息均從系統(tǒng)總線上撤除，讓出總線使用權。2. 設主存容量為 1MB ，Cache容量為 16KB ，每字塊有 16 個字，每字 32 位。(1) 若 Cache采用直接相聯(lián)映像，求出主存地址字段中各段的位數(shù)。(2) 若 Cache采用四路組相聯(lián)映像，求出主存地址字段中各段的位數(shù)。2答：（ 1）若 Cache 采用直接相聯(lián)映像：字塊中含 64 個字節(jié)，字塊的位數(shù)為b=6。Cache 中含有 256 個字塊，所以字塊地址位數(shù)c=8。主存容量為1M 字節(jié)，總位數(shù)為20。主存字塊標記位數(shù)t=6 。（ 2）若 Cache

5、 采用四路組相聯(lián)映像，字塊中含 64 個字節(jié)，字塊的位數(shù)為b=6。每組含有四個字塊，每組含256 個字節(jié)。Cache 中含有 64 個字塊，所以組地址位數(shù)q=6 。主存容量為1M 字節(jié)，總位數(shù)為20。主存字塊標記位數(shù)t=8 。3. 某機有五個中斷源，按中斷響應的優(yōu)先順序由高到低為L0,L1,L2,L3,L4 ，現(xiàn)要求優(yōu)先順序改為L3,L2,L4,L0,L1 ，寫出各中斷源的屏蔽字。中斷源屏蔽字01234L0L1L2L3L43答：設屏蔽位為“ 1”時表示對應的中斷源被屏蔽，屏蔽字排列如下：中斷源屏蔽字01234L001000L100000L211001L311101L4110004. 某機主存容

6、量為 4M × 16 位，且存儲字長等于指令字長，若該機的指令系統(tǒng)具備 120 種操作。操作碼位數(shù)固定，且具有直接、間接、立即、相對四種尋址方式。（1）畫出一地址指令格式并指出各字段的作用；（2）該指令直接尋址的最大范圍；（3）一次間址的尋址范圍；（4）相對尋址的尋址范圍。4答：（ 1）指令字長16 位，操作碼為7 位，尋址特征位2 位，地址碼7 位；（ 2） -6463；（ 3） 216；（ 4） 216第3頁（共7 頁）試題：學號：姓名四、（ 6 分）設階碼取 3 位，尾數(shù)取 6 位（均不包括符號位），按浮點補碼運算規(guī)則計算25 9 +24( 11)1616答：被加數(shù)為0,101

7、;0.100100 ， x 補 = 00,101; 00.100100加數(shù)為0,100;1.010100 ， y 補 = 00,100; 11.010100（ 1）對階： j 補 = j x補 -j y補 = 00,101 + 11,100 = 00,001即 j = 1，則 y 的尾數(shù)向右移一位，階碼相應加1，即y = 00,101; 11.101010補求和S x 補 +S y 補 = S x 補 +Sy補= 00.100100 + 11.101010= 00.001110即x+y 補 = 00,101; 00.001110尾數(shù)出現(xiàn)“ 00.0”，需左規(guī)。規(guī)格化左規(guī)后得x+y 補 = 00

8、,011; 00.111000 x +y 補 = 00,111; 00.111000五、畫出 DMA 方式接口電路的基本組成框圖，并說明其工作過程（以輸入設備為例）。（8 分）答： DMA 方式接口電路的基本組成框圖如下：以數(shù)據(jù)輸入為例，具體操作如下： 從設備讀入一個字到DMA的數(shù)據(jù)緩沖寄存器BR 中，表示數(shù)據(jù)緩沖寄存器“滿”（如果 I/O 設備是面向字符的，則一次讀入一個字節(jié)，組裝成一個字）； 設備向 DMA 接口發(fā)請求（ DREQ ）； DMA 接口向 CPU 申請總線控制權（HRQ ）； CPU 發(fā)回 HLDA信號，表示允許將總線控制權交給DMA 接口； 將 DMA 主存地址寄存器中的主

9、存地址送地址總線； 通知設備已被授予一個DMA周期（ DACK ），并為交換下一個字做準備； 將 DMA 數(shù)據(jù)緩沖寄存器的內(nèi)容送數(shù)據(jù)總線； 命令存儲器作寫操作； 修改主存地址和字計數(shù)值； 判斷數(shù)據(jù)塊是否傳送結束，若未結束，則繼續(xù)傳送；若己結束， （字計數(shù)器溢出） ，則向 CPU 申請程序中斷，標志數(shù)據(jù)塊傳送結束六、（10 分）設 CPU 共有 16 根地址線， 8 根數(shù)據(jù)線，并用 MREQ 作訪存控制信號，用 R/ W 作讀寫控制信號，現(xiàn)有下列存儲芯片：RAM ：1K×8 位、 2K×4 位、4K×8 位ROM：2K×8 位、 4K×8 位以及

10、 74138 譯碼器和各種門電路（自定） ，畫出 CPU 與存儲器連接圖。要求：（1）最大 4K 地址空間為系統(tǒng)程序區(qū)，與其相鄰2K 地址空間為用戶程序區(qū)。（2）合理選用上述存儲芯片， 說明各選幾片？寫出每片存儲芯片的地址范圍。（3）詳細畫出存儲芯片的片選邏輯。A iA0AiA 0PD/ProgrROMCSOERAMCSWEDDDnD0n0G1Y 7OE 允許輸出G2AY6G2BWE 允許寫CBAY 074138方法一：答：地址空間描述如下：ROM 對應的空間：11111111111111111111000000000000RAM 對應的空間：1110111111111111111010000

11、0000000選擇 ROM 芯片為2K × 8 位的兩片， RAM芯片為 2K × 4 位的兩片ROM 芯片 1：11111111111111111111100000000000ROM 芯片 2：11110111111111111111000000000000RAM 芯片 1、 2：（位擴展）11101111111111111110100000000000CPU 與存儲器連接圖見下頁：A15&Y 7A14G1G2AY 6G2BA13CA12BA11AY 0CA10-A0PCSUCSCSROM1ROM2OERAM1OERAM2D7-D0D7-D0RDD7-D4WE D

12、3-D0WED7-D0RD七、假設 CPU 在中斷周期用堆棧保存程序斷點，且進棧時棧指針減一， 出棧時棧指針加一。 試寫出中斷返回指令 （中斷服務程序的最后一條指令） ，在取指階段和執(zhí)行階段所需的全部微操作命令及節(jié)拍安排。若采用微程序控制，則還需要增加哪些微操作。 （ 10 分）答：組合邏輯設計的微操作命令：取指：T0： PC MART1： MMAR MDR, PC+1 PCT2： MDR IR, OPIR 微操作形成部件執(zhí)行：T0： SP MART1： MMAR MDRT2： MDR PC, SP+1 SP微程序設計的微操作命令：取指微程序：T0： PC MART1： AdCMIR CMAR

13、T2： MMAR MDR, PC+1 PCT3： AdCMIRCMART4： MDRIR, OPIR 微操作形成部件T5： OPIRCMAR中斷返回微程序：T0： SP MART1： AdCMIRCMART2： MMAR MDRT3： AdCMIRCMART4： MDRPC, SP+1SPT5： AdCMIRCMAR八、除了采用高速芯片外，從計算機的各個子系統(tǒng)的角度分析，指出上提高整機速度的措施。 （8 分）6 種以針對存儲器，可以采用Cache- 主存層次的設計和管理提高整機的速度；針對存儲器，可以采用主存- 輔存層次的設計和管理提高整機的速度；針對控制器，可以通過指令流水或超標量設計技術提高整機的速度