CMOS加法電路的設(shè)計與研究畢業(yè)論文

1、1 / 70西 南 交 通 大 學(xué)畢業(yè)設(shè)計（論文）CMOS 加法電路的設(shè)計與研究I / 70院 系 信息科學(xué)與技術(shù)學(xué)院 專 業(yè) 電子科學(xué)與技術(shù)（微電子技術(shù)方向） 年 級 2005 級 姓 名 陽 題 目 CMOS 加法電路的設(shè)計與研究 指導(dǎo)教師評 語 指導(dǎo)教師 (簽章)評 閱 人評 語評 閱 人 (簽章)成 績 答辯委員會主任 (簽章) 年 月 日 II / 70畢畢 業(yè)業(yè) 設(shè)設(shè) 計計 任任 務(wù)務(wù) 書書班 級 微電 1 班 學(xué)生姓名 陽 學(xué) 號 20052541 專 業(yè) 電子科學(xué)與技術(shù)（微電子技術(shù)方向）發(fā)題日期：2008 年 12 月 20 日 完成日期：2009 年 6 月 10 日題題 目

2、目 CMOSCMOS 加法電路設(shè)計與研究加法電路設(shè)計與研究 題目類型題目類型：工程設(shè)計 技術(shù)專題研究 理論研究 軟硬件產(chǎn)品開發(fā)一、一、設(shè)計任務(wù)與要求設(shè)計任務(wù)與要求要求在 CADENCE 定制設(shè)計平臺 Vertuso 下，用 AMI05 工藝，設(shè)計 1 位全加電路和多位加法電路，并對各種加法電路的性能進行比較分析。 具體設(shè)計任務(wù)如下： 1學(xué)習(xí) cadence 設(shè)計平臺 2一位全加電路設(shè)計、優(yōu)化與仿真 3多位加法電路設(shè)計與仿真 4加法電路版圖設(shè)計 5加法器電路性能分析與比較 二、二、應(yīng)完成的硬件或軟件實驗應(yīng)完成的硬件或軟件實驗1原理圖設(shè)計與仿真 2版圖設(shè)計 三、三、應(yīng)交出的設(shè)計文件與實物（包括設(shè)計

3、論文、程序清單或磁盤、實驗裝置或產(chǎn)品等）應(yīng)交出的設(shè)計文件與實物（包括設(shè)計論文、程序清單或磁盤、實驗裝置或產(chǎn)品等） 1設(shè)計論文 2電路原理圖和仿真結(jié)果 3電路的版圖 四、四、指導(dǎo)教師提供的設(shè)計資料指導(dǎo)教師提供的設(shè)計資料1CADENCE Virtuoso Layout Editor User Guide2Virtuoso Schematic Composer User Guide3Cell design tutorial五、五、要求學(xué)生搜集的技術(shù)資料（指出搜集資料的技術(shù)領(lǐng)域）要求學(xué)生搜集的技術(shù)資料（指出搜集資料的技術(shù)領(lǐng)域）1CADENCE 相關(guān)資料 III / 702加法電路相關(guān)資料 六、六、設(shè)計

4、進度安排設(shè)計進度安排第一部分 學(xué)習(xí)數(shù)字集成電路設(shè)計相關(guān)知識 （13 周）第二部分 熟悉 CADENCE 版圖設(shè)計平臺 （45 周）第三部分 設(shè)計電路原理圖并仿真、設(shè)計版圖、撰寫設(shè)計論文 （616 周）評閱與答辯（ 周）指導(dǎo)教師： 年 月 日系主任審查意見：審 批 人： 年 月 日注：設(shè)計任務(wù)書審查合格后，發(fā)到學(xué)生手上。 西南交通大學(xué)信息科學(xué)與技術(shù)學(xué)院 2008 年制IV / 70摘 要加法電路是數(shù)字電路中的一個重要組成部分。它的主要功能是實現(xiàn)兩個一位或多位二進制數(shù)的加法運算，并得出相應(yīng)的和以與進位結(jié)果；加法電路在各種運算電路中都起著重要作用，是一個不可或缺的部分。對于運算電路，最重要的莫過于其

5、運算速度，通常，晶體管尺寸越大，充放電速度就越快，運算速度當(dāng)然也就更快；但從芯片制造的角度來說，晶體管尺寸越大，版圖的面積也就會越大，制造成本會變得很高。因此，需要綜合考慮芯片的面積與工作速度。為了在同等條件下設(shè)計出高性能低成本電路，我們需要研究多種電路結(jié)構(gòu)。本文設(shè)計了幾種加法電路結(jié)構(gòu)，包括由一位全加器構(gòu)成的多位加法電路，多位超前進位加法電路和由曼徹斯特鏈結(jié)構(gòu)組成的多位加法電路。從理論研究入手，對各種結(jié)構(gòu)工作原理深入了解，并設(shè)計出原理圖。以原理圖為基礎(chǔ)，首先在NCVerilog 環(huán)境下進行功能仿真，以確定其邏輯功能正確；隨后進行模擬仿真，以確定其延時與工作速度等，該設(shè)計過程中遇到的眾多信號不同

6、步問題，導(dǎo)致短時間邏輯值的錯誤，我們通過改變晶體管尺寸，重新設(shè)計局部電路結(jié)構(gòu)和增加延遲單元（會犧牲部分工作速度）等方法予以解決，并最終得出正確結(jié)果。所有電路工藝庫選用 1.5.1 工藝庫，使用 AMI0.6 工藝文件，設(shè)計實現(xiàn)多種加法器。幾種結(jié)構(gòu)當(dāng)中電路最高工作速度可達百兆以上。關(guān)鍵詞：加法器； 超前進位； 曼徹斯特鏈； 信號同步V / 70AbstractAdder circuit is an important component of digital circuit. Its main function is to achieve one or more of the two binar

7、y operations of addition, to draw and, as well as the corresponding binary results. Adder circuit plays an important role in all kinds of computing circuit and is an indispensable part.As for computing circuit, the most important is its computational speed, usually, the greater the transistor size i

8、s,the faster charge and discharge speed will be,surely with higher computing speed.But on the other hand, from the chip makers point of view, the greater the transistor size, territory the greater will be the area, will become a very high manufacturing costs.Therefore,we need to consider both the wo

9、rk of chip area and speed. In order to design high-performance low-cost circuit Under the same conditions, we need to study the structure of a variety of circuits.In this paper, the design of the structure of several adder circuit, including a full adder circuit consisting of a number of addition, a

10、 number of CLA by the Manchester circuit and the number of chain structure of the adder circuit. Starting from the theoretical research on a variety of insight into the structure of the working principle and then design schematic. Based on the schematic, first of all in the NC-Verilog functional sim

11、ulation environment to determine its correct logic function;then analog simulation, to determine the latency and speed.During the period of design,we encountered in many signal synchronization problem, resulting in a short period of time error of the logic value. We change the transistor sizes, circ

12、uit re-design the structure and increase the local delay unit (part of the work will be the expense of speed) and other methods to solve problems, and ultimately reach the right results.All circuits 1.5.1 Process Selection Process library database, the VI / 70use of technology AMI0.6 document Design

13、 and Implementation of a variety of adder. Several circuit structure of the highest speed up to more than hundreds of megabytes.Keywords:Keywords:adder; carry-lookahead; Manchester chain; signal synchronization目 錄摘要 IVABSTRACTV第 1 章緒論 11.1 加法電路概述與應(yīng)用 11.2CADENCE VIRTUOSO 開發(fā)平臺簡介 11.3 Verilog 硬件描述語言簡介

14、31.4 本文主要容 4第 2 章全加器加法電路設(shè)計與研究 52.1 1 位全加器概述與電路設(shè)計 52.1.1 半加器結(jié)構(gòu)全加器電路分析與設(shè)計 52.1.2 鏡像結(jié)構(gòu)全加器電路分析與設(shè)計 72.1.3 兩種加法器綜合性能比較 132.2 多位全加器電路與版圖設(shè)計 13第 3 章超前進位加法電路設(shè)計 213.1 超前進位加法電路概述與工作原理 213.2 超前進位加法器電路設(shè)計與仿真 223.3 16 位超前進位加法器電路與版圖設(shè)計 31第 4 章曼徹斯特進位鏈加法電路設(shè)計 424.1 動態(tài)電路概述與曼徹斯特進位鏈加法器原理分析 424.2 曼徹斯特進位鏈加法器設(shè)計與仿真 444.3 曼徹斯特進

15、位鏈加法器電路優(yōu)化 48第 5 章加法電路性能比較 53結(jié)論 53VII / 70致 54參考文獻 55附錄 551 / 70第 1 章 緒 論1.1 加法電路概述與應(yīng)用算術(shù)運算是數(shù)字系統(tǒng)的基本功能，更是計算機中不可缺少的組成單元。加法器是很多系統(tǒng)中重要的基本單元，在中央處理單元（CPU）中的算術(shù)運算單元（ALU）有神經(jīng)質(zhì)存在，在數(shù)字信號處理器中也有它影子，在數(shù)字電路中可以說是用途最廣的基本電路之一。加法器的主要功能是實現(xiàn)兩個 1 位或多位二進制數(shù)的加法運算，求出各位和與對應(yīng)的進位信號。正是由于加法電路在各種系統(tǒng)中的廣泛應(yīng)用，其性能好壞對各種電路系統(tǒng)有著重大意義；因此，對加法電路的學(xué)習(xí)，分析和

16、研究就顯得十分重要，加法電路的性能提升，對于電路整體性能的提升，有著不可小覷的作用。本文分析研究幾種常見的加法電路設(shè)計方案，如全加器加法器、超前進位加法器和曼徹斯特進位鏈加法器等典型結(jié)構(gòu)的加法電路，對加法電路的工作原理進行深入剖析；在數(shù)字電路設(shè)計中，電路的結(jié)構(gòu)優(yōu)化顯得尤其重要，同一電路，采用不同的方案進行設(shè)計，其性能指標可以出現(xiàn)較大差異；另外，晶體管尺寸，以與版圖的布局布線方式都對最終生成的電路性能有著重大影響?，F(xiàn)階段 CMOS（互補金屬氧化物半導(dǎo)體）數(shù)字集成電路已成為當(dāng)今住處時代一種領(lǐng)先的創(chuàng)新技術(shù)。由于低功耗，高速，大噪聲容限心臟易于設(shè)計等固有特點，CMOS集成電路已經(jīng)成為當(dāng)今的主流技術(shù)。隨

17、著超深亞微米制作工藝、極低的工作電壓和GHz 級工作頻率帶來的挑戰(zhàn)，對電路的結(jié)構(gòu)與其布局布線的分析設(shè)計與仿真優(yōu)化就顯得特別重要，本文正是基于這樣的基礎(chǔ)誕生的。1.2 CADENCE VIRTUOSO 開發(fā)平臺簡介Cadence Design Systems Inc.是全球最大的電子設(shè)計技術(shù) (Electronic Design Technologies)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo)體、計算機系統(tǒng)、網(wǎng)絡(luò)工程和電信設(shè)備、消費電子產(chǎn)品以與其它各類型電子產(chǎn)品的設(shè)計。 Cadence 公司的電子設(shè)計自動化 （Electronic Design Automation）產(chǎn)品涵

18、蓋了電子設(shè)計的整個流程，包括系統(tǒng)級設(shè)計，功能驗證，IC 綜合與布局布線，模擬、混合信號與射頻IC 設(shè)計，全定制集成電路設(shè)計，IC 物理驗證，PCB 設(shè)計和硬件仿真建模等。 CADENCE VIRTUSO 開發(fā)平臺是該公司的其中一款非常強大的開發(fā)工具，它運行于 LINUX 或 UNIX 環(huán)境下，功能概涵原理圖設(shè)計與仿真、邏輯功能仿真、版圖設(shè)計、版圖驗證與仿真等工具。Virtuoso Schematic Composer 原理圖設(shè)計工具支持多層次原理圖輸入，可進2 / 70行底層模塊調(diào)用。邏輯仿真：Cadence 為用戶提供四種不同能力的邏輯仿真器：Verilog-XL, NC-Verilog,

19、NC-VHDL, NC-Sim。邏輯功能仿真在數(shù)字領(lǐng)域的設(shè)計顯得尤其重要，它可以在設(shè)計之初對電路的邏輯功能進行驗證，以免出現(xiàn)由于電路設(shè)計或連線出現(xiàn)的問題而導(dǎo)致的不必要麻煩。它根據(jù)硬件描述語言來建立設(shè)計模型，通過一定的激勵輸入，再將輸出結(jié)果與正確結(jié)果進行比較，以驗證功能的正確性。NCVerilog 是一款方便高效的邏輯仿真器，它將高性能仿真工具的功能和交互設(shè)計環(huán)境的靈活性結(jié)合在一起，可以在整個 ASIC 設(shè)計過程當(dāng)中使用。本文所有邏輯仿真與功能驗證均由NC-Verilog 完成。模擬仿真：模擬仿真是對電路實際工作情況進行模擬，是最終決定電路實際性能的主要因素之一；因此，其重要性不言而喻。Spec

20、tre是Cadence高性能、高精度的Spice仿真器，其先進的算法結(jié)構(gòu)和技術(shù)使其擁有優(yōu)異的仿真速度、仿真容量和收斂特性，已廣泛獲得IC廠商和用戶的支持。Spectre和NCVerilog有機結(jié)合，實現(xiàn)真正意義上的混合電路仿真。ADE（Analog Design Environment ）是工業(yè)界最完善的從前端到后端的模擬電路仿真環(huán)境，實現(xiàn)Spectre和Spectre/Verilog-XL的無縫連接；交互式的模擬環(huán)境使用戶方便進行設(shè)計輸入、修改、分析、仿真驗證與查看仿真結(jié)果；層次化的編輯器方便用戶使用不同的CELL View 構(gòu)造設(shè)計層次進行多種組合的仿真驗證，提高設(shè)計效率。本設(shè)計使用的仿真

21、器為NCVerilog和spectre。版圖設(shè)計：Virtuoso Layout Editor 是 Cadence 功能強大的全定制數(shù)字和模擬 IC 版圖編輯器,支持純多邊形、參數(shù)化單元、符號化版圖與壓縮、版圖綜合等多種輸入方法，快速的設(shè)計層次瀏覽以與多窗口環(huán)境使用戶同時編輯多個設(shè)計。Virtuoso XL 系列工具提供了強大的交互式版圖功能來增強定制IC設(shè)計的生產(chǎn)率。這些先進的功能允許設(shè)計者在較高抽象級別來處理版圖。設(shè)計者工作的對象是線，孔與器件，包括晶體管，電阻，電容等，而不是傳統(tǒng)的單個的幾何圖形。在交互式布局，布線，編輯與邏輯和物理表示中，工具都會自動地建立和保持同版圖數(shù)據(jù)相關(guān)的電連接信

22、息。同時，這也消除了學(xué)習(xí)兩種不同工具命令的必要性，從而提高了版圖設(shè)計任務(wù)的生產(chǎn)率。設(shè)計者可以交互的在原理圖中選擇一個或多個器件，并在版圖中放置相應(yīng)的器件，以此來做快速的初始化布局。該工具嵌的布線工具，使設(shè)計者可以輕松面對定制IC的布線問題。設(shè)計輸入一般包括圖形與文本輸入兩種格式。文本輸入包括Verilog和VHDL兩種格式，Verilog具有其獨到的優(yōu)越性，它類似于C等高級計算機語言，使用者更容易掌握；因此，在工業(yè)界，絕大多數(shù)設(shè)計人員采用Verilog。該語言支持多種不同層次的描述，并可以轉(zhuǎn)化為Cadence和Synopsys的設(shè)計庫格式；Cadence系統(tǒng)中的3 / 70VirtuosoSc

23、hematic Composer支持多層次邏輯圖輸入。在輸入完成后，可以針對兩種不同的輸入進行邏輯仿真，以驗證初始的輸入是否達到設(shè)計要求。本文圖形輸入使用 Virtuoso Schematic Composer 作為設(shè)計輸入工具，文本輸入采用 Verilog。版圖工具：Cadence的Virtuoso XL 系列工具（Layout Editor，Custom Placer，Custom Router） 。版圖驗證包括設(shè)計規(guī)則檢查（DRC） 、電學(xué)規(guī)則檢查（ERC） 、版圖/邏輯圖對比（LVS） 、版圖參數(shù)提?。↙PE）和寄生參數(shù)提取（PRE） 。DIVA是Cadence 軟件中的驗證工具集，用

24、它可以找出并糾正設(shè)計中的錯誤：它除了可以處理物理版圖和準備好的電氣數(shù)據(jù)，從而進行版圖和線路圖的對查（LVS）外。還可以在設(shè)計的初期就進行版圖檢查，盡早發(fā)現(xiàn)錯誤并互動地把錯誤顯示出來，有利于與時發(fā)現(xiàn)錯誤所在，易于糾正。DIVA 工具集包括（1）設(shè)計規(guī)則檢查（DRC） ，（2）版圖寄生參數(shù)提?。↙PE） （3）寄生電阻提?。≒RE） （4）電氣規(guī)則檢查（ERC）（5）版圖與線路圖比較程序（LVS） 。DIVA 中各個組件之間是互相聯(lián)系的，有時候一個組件的執(zhí)行要依賴另一個組件先執(zhí)行。例如：要執(zhí)行LVS 就先要執(zhí)行DRC。在Cadence 系統(tǒng)中，DIVA 集成在版圖編輯程序Virtuoso 和線路圖

25、編輯程序Composer 中，在這兩個環(huán)境中都可以激活DIVA。本文原理圖設(shè)計使用 Virtuoso Schematic Composer 作為設(shè)計輸入工具，參數(shù)仿真使用 Cadence 的 Spectre 仿真器。工藝庫選用 NCSU CDK 1.5.1，使用 AMI0.6工藝文件。1.3 Verilog 硬件描述語言簡介早在 1984 年，Gateway Design Automation 公司開始了 Verilog 硬件描述語言的研發(fā)。這種語言得到了集成電路數(shù)字系統(tǒng)設(shè)計工程師的廣泛認可和普遍采用，因此已經(jīng)成為了一項工業(yè)標準。Verilog 最初是一種靠住址環(huán)境支持的專利語言，是第一種能夠

26、支持混合層次（mixed-level）設(shè)計表達方式的語言。這些層次包括數(shù)字電路的各種級別的抽象，從開關(guān)級、門級、RTL 級一起到更高級別的抽象。仿真環(huán)境提供了功能強大的方法，不但能用于數(shù)字系統(tǒng)的設(shè)計，不能進行數(shù)字系統(tǒng)的測試，即對正在進行的數(shù)字系統(tǒng)設(shè)計進行驗證4。Verilog 之所以能在市場上得到認可并占據(jù)主導(dǎo)地位，有三個關(guān)鍵因素。第一個關(guān)鍵因素是，在 Verilog 語言中引入了編程語言接口（PLI） 。利用 PLI，Verilog用戶可以擴展具有自己的特色的仿真環(huán)境。如果用戶明白了如何開發(fā) PLI，并成功地采用 Verilog 擴展了自己的仿真環(huán)境 ，那么這些用戶就能成為真正的 Veril

27、og 贏家。第二個關(guān)鍵因素是，Gateway 公司一起密切注意 ASIC 制造廠商的需求。從 1987年到 1989 年期間，公司曾努力與 Motorola,NationalUTMC 等 ASIC 廠商在 Verilog4 / 70應(yīng)用和開發(fā)方面加強合作，這些工作使得 Verilog 在這一領(lǐng)域逐漸占據(jù)了主導(dǎo)地位。Gateway 公司認識到，絕大多數(shù)的數(shù)字邏輯仿真工作是由 ASIC 似人類的設(shè)計者完成的，這一認識嗇了 Verilog 取得成功的機會。隨著 ASIC 制造廠商提倡使用Verilog，Verilog 仿真器械逐漸被 ASIC 制造廠商認可，作為接收設(shè)計制造訂單時的簽字認可測試工具。

28、工業(yè)界對 Verilog 的認可，更進一步使得它在數(shù)字邏輯設(shè)計領(lǐng)域占據(jù)統(tǒng)治地位。最后一個關(guān)鍵因素是，1987 年 Synopsys 公司引入了以 Verilog為基礎(chǔ)的綜合技術(shù)，從而支持了 Verilog 取得成功。Gateway 公司為了讓 Verilog在綜合技術(shù)方面取得優(yōu)勢，把其專有的 Verilog 使用權(quán)授予了 Synopsys 公司，仿真和綜合技術(shù)的結(jié)合使得 Verilog 成為硬件設(shè)計工程師首選的硬件描述語言。VHDL（VHSIC Hardware Description Language，甚高速集成電路硬件描述語言）的出現(xiàn)，得到了許多其他 EDA 廠商的強力追捧，使得 VHDL

29、 很快被批準成為IEEE1364 標準。并且，自從 1995 年以來，根據(jù) Verilog 用戶提出的需求，Verilog做了許多增補。這些增補都已經(jīng)歸入最新推出的 Verilog 標準，IEEE13642001。今天，Verilog 已經(jīng)成為數(shù)字設(shè)計的首選語言，它是綜合、驗證和布局布線技術(shù)的基礎(chǔ)。1.4 本文主要容本文從加法電路基本原理入手，以 CMOS 電路的載體，對幾種常見加法電路設(shè)計方案進行分析和研究，其中包括全加器加法電路、超前進位加法電路和曼徹斯特進位鏈加法電路等，對各種結(jié)構(gòu)的優(yōu)劣進行比較。在任何種類的電路設(shè)計過程中，我們都面臨著性能和所付出的代價這對矛盾。在電路設(shè)計過程當(dāng)中，我們

30、一方面要使電路的性能盡可能好，又必需同時考慮成本問題，因此通常需要做一個折中。在本文中加法電路設(shè)計過程當(dāng)中，遇到的最主要的問題是通過不同路徑的信號很難同時到達端口，這樣會導(dǎo)致短時電路的邏輯輸出錯誤，對于這種情況，我們通過調(diào)整電路的結(jié)構(gòu)和晶體管尺寸，在犧牲一部分部分電路速度的情況下以使信號盡量同步；如果還有少量毛刺之類，可用緩沖器將其濾掉，但這樣的代價是電路的輸入到輸出的總延遲會進一步增大，從而導(dǎo)致電路最高工作速度降低。本論文的結(jié)構(gòu)如下：第一章是緒論，介紹課題背景、意義以與加法器的應(yīng)用。第二章到第四章分別介紹三種不同結(jié)構(gòu)的加法電路，這三種結(jié)構(gòu)分別為：全加器加法器、超前進位加法器和曼徹斯特進位鏈加

31、法器；從原理入手進行分析，并詳細介紹了從原理圖到邏輯功能驗證，再到模擬仿真，參數(shù)優(yōu)化，晶體管尺寸的調(diào)整，到最終版圖的生成，檢查與驗證。5 / 70第五章是對三種加法器進行比較說明。最后是總結(jié)部分。第 2 章 全加器加法電路設(shè)計與研究2.12.1 1 位全加器概述與電路設(shè)計全加器是算術(shù)運算電路中的基本單元，也是構(gòu)成多位加法器的基本單元，介于加法器在算術(shù)運算電路當(dāng)中的重要作用，使得全加器的設(shè)計顯得十分重要。通常情況下，我們采用兩種結(jié)構(gòu)來構(gòu)成全加器電路，一種由兩個半加器組成，另一種為鏡像結(jié)構(gòu)。在下面的設(shè)計中，我們將分別對兩種結(jié)構(gòu)進行設(shè)計仿真，并將所得結(jié)果進行比較，確定其性能優(yōu)劣。2.1.1 半加器結(jié)

32、構(gòu)全加器電路分析與設(shè)計通過對數(shù)字電路基礎(chǔ)知識的學(xué)習(xí)我們知道，全加器可以由兩個半加器構(gòu)成；半加器是完成 1 位二進制數(shù)相加的一種組合邏輯電路。兩個 1 位二進制的加法運算可用真值表（表 2-1）表示，其中 S 表示和數(shù)，C 表示進位數(shù)。由表中邏輯關(guān)系可見，這種加法運算只考慮了兩個加數(shù)本身，而沒有考慮由低位來的進位，所以稱為半加。半加器就是實現(xiàn)表 2-1 中邏輯關(guān)系的電路。 表 2-1 半加器真值表1被加數(shù)A加數(shù)B和數(shù)S進位數(shù)C0011010101100001由真值表可得邏輯表達式：（2-1）SABAB（2-2）CAB根據(jù)邏輯代數(shù)定律和恒等式，可將上式變換成與非形式：（2-3）SAB A AB B

33、（2-4）CAB由式（2-3）和（2-4）可得由與非門組成的半加器，如圖 2-1(a)所示。因為半加和是異或邏輯關(guān)系，所以半加器也可利用一個集成異或門SABAB和與門來實現(xiàn)，如圖 2-1(b)所示。6 / 70(a)(b)圖 2-1 半加器(a) 由與非門組成 (b) 由異或門與與門組成 我們對圖 2-1(b)的原理圖進行仿真，波形如圖 2-2：圖 2-2 半加器仿真結(jié)果我們設(shè)定的輸入信號特征如下：信號 A：（高電平持續(xù)時間）1ns，T（周期）2ns，1T7 / 70（上升時間）=，（下降時間）=1ps，risetfallt以后信號定義符號均如上規(guī)定。信號 B：2ns，T4ns，=1ps。1T

34、risetfallt通過對仿真結(jié)果進行觀察，發(fā)現(xiàn)求和信號 SUM 的輸出存在很大問題，有些地方甚至邏輯功能錯誤，通過對部原理和結(jié)構(gòu)進行分析，發(fā)現(xiàn)主要原因是由于其中輸入信號 A 和 B 都有互補變量，在模擬環(huán)境中，互補變量的存在會導(dǎo)致信號不同步，從而引發(fā)競爭，造成短時間的邏輯功能錯誤。同樣，用兩個半加器組成的全加器也存在同樣的問題。一方面是由于同或異或門延遲大，速度慢，另一方面是因為其中存在互補變量。經(jīng)過統(tǒng)計，一個半加器由 18 個晶體管構(gòu)成，用兩個半加器構(gòu)成一個全加器所需要的晶體管數(shù)量為 48 個，數(shù)量很多，且性能不太理想。2.1.2 鏡像結(jié)構(gòu)全加器電路分析與設(shè)計全加器能進行加數(shù)、被加數(shù)和低位

35、來的進位信號相加，并根據(jù)求和結(jié)果給出該位的進位信號。根據(jù)全加器的功能，可列出它的真值表，如表 2-2 所示。其中和分別是被iAiB加數(shù)與加數(shù)，為相鄰低位來的進位數(shù)，為本位數(shù)和（稱全加和）以與為向i1CiSiC相鄰高位的進位數(shù)。為了得出和的卡諾圖，如圖 2-3 所示。為了比較方便地獲iSiC得與或非的表達式，采用包圍 0 的方法進行化簡得：1111iiiiiiiiiiiiiSA B CA BCA B CAB C(2-5)1111iiiiiiiiiiiiiSA B CA BCA B CAB C11iiiiiiiCA BB CA C(2-6)11iiiiiiiCA BB CA C(a) (b)圖 2

36、-3 全加器的和卡諾圖iSiC(a)的卡諾圖 (b)的卡諾圖iSiC表 2-2 全加器真值表18 / 70輸入輸出iAiBi1CiSiC0000111100110011010101010110100100010111由式(2-5)和(2-6)可以畫出 1 位全加器的邏輯圖，如圖 2-4 所示：圖 2-4 全加器通過前面對全加器原理的與邏輯功能的研究，現(xiàn)在我們對全加器電路已經(jīng)有一定程度的了解，開始著手實際電路的設(shè)計與分析過程。本節(jié)設(shè)計的是鏡像全加器電路。鏡像全加器電路的門級電路如前面圖 2-4 所示，將門級電路的晶體管放在一起重新放置，得到晶體管級電路如圖 2-5：9 / 70圖 2-5 全加器

37、晶體管級電路6該鏡像全加器電路由 14 個 PMOS 和 14 個 NMOS 共 28 個晶體管組成，相比其它結(jié)構(gòu)，有其獨到的優(yōu)勢，一方面它用更少的晶體管實現(xiàn)同樣的功能，另一方面，該結(jié)構(gòu)對于版圖設(shè)計有一定的好處。對于圖 2-5，A 和 B 分別為當(dāng)前位的輸入信號(即加數(shù)和被加數(shù))，C 為前一級的進位信號，SUM 為求和信號，COUT 為該級進位信號?，F(xiàn)在對該電路進行模擬仿真。輸入具有如下特征值的信號：信號 A：3ns，T6ns，=1ps，1Trisetfallt信號 B：2ns，T4ns，=1ps，1Trisetfallt信號 C：1ns，T2ns，=1ps。1Trisetfallt最初，所有

38、晶體管均采用最小尺寸，再根據(jù)從輸出得到的信息，從實際需要出發(fā)，對各晶體管尺寸行進改進，從而完成第一階段的電路仿真工作，并確定該原理圖當(dāng)中所有晶體管的尺寸。在這一階段，我們設(shè)計和仿真的主要目標是讓電路的延時盡可能小，并盡量使上升和下降延遲相似。仿真結(jié)果如圖 2-6：10 / 70圖 2-6 全加器仿真結(jié)果現(xiàn)在我們通過 CADENCE 自帶的計算器對該輸出結(jié)果進行計算，得到如下信息：對于進位位 COUT (以下均為最壞情況)：=0.291ns,=0.248ns，plhtphlt=0.17ns,=0.12ns。risetfallt對于求和位 SUM (以下均為最壞情況)：（上升延遲）=0.547ns

39、,（下降延遲）=0.477ns，plhtphlt=0.13ns,=0.14ns。risetfallt各晶體管的尺寸分別如表 2-3（表中只包含其寬度信息）：表 2-3 鏡像全加器中各晶體管尺寸標號M0M2M3，M4M5M8M9M1M10，M11NMOS2.3*1.53.2*1.53.4*1.55.4*1.51.5標號M14M16M17，M18M19M22M23M25M26，M27PMOS3.2*335*35.4*33注：表中所有尺寸單位均為(um)，所有晶體管長度均為 0.6um。確定好全加器的參數(shù)后，現(xiàn)在我們由用 4 個一位全加器構(gòu)成 1 個 4 位加法器，即是將每一級的進位信號 COUT

40、接到下一級全加器的輸入端 C，連接方式見圖 2-7：11 / 70圖 2-7 4 位加法電路將電路圖連接好后，我們對其中的輸入輸出端口分別進行如下命名：輸入的 4 位加數(shù)和被加數(shù)分別定義為：A3A0 和 B3B0，最低位進位信號 C_，最高位進位信號 C34 位輸出和分別為 S3S0；現(xiàn)在進行模擬仿真，輸入具有如下特征的信號：A3A0：10ns，T20ns，=1ps，1TrisetfalltB3B0：5ns，T10ns，=1ps，1TrisetfalltC_：3ns，T6ns，=1ps。1Trisetfallt為了避免因為延遲等過大而導(dǎo)致電路的輸出錯誤，因此這里我們定義的輸入信號周期比前面單個

41、全加器的仿真要大一些。仿真結(jié)果如圖 2-8：通過對輸出結(jié)果進行分析發(fā)現(xiàn)，進位信號的輸出結(jié)果邏輯功能正確，波形也較平滑，該結(jié)果比較理想；但求和信號中存在毛刺，出現(xiàn)毛刺的地方可視為邏輯錯誤，更有些地方，雖然沒有出現(xiàn)毛刺，但實際已經(jīng)出現(xiàn)邏輯錯誤。如果該問題不解決，加法器性能將會受到很大影響，甚至導(dǎo)致其不能正常工作?，F(xiàn)在我們對造成這些錯誤的原因進行分析。經(jīng)過仔細分析我們發(fā)現(xiàn)，對于輸入信號，其中的 A 和 B 各位輸入不需要經(jīng)過延時，基本是同時到達各輸入端口的；但對于進位信號 C，由于每經(jīng)過一級加法器它都會有一定時間的延遲，照此計算，最低位的進位信號傳輸?shù)阶罡呶坏难舆t就相當(dāng)大，造成一定時間的邏輯功能不正

42、確。而之前我們確定的晶體管尺寸在這里看來也不見得是最佳尺寸，需要進行進一步調(diào)整。12 / 70(a)(b) 圖 2-8 4 位加法電路仿真結(jié)果 (a)進位輸出 C3 (b)求和輸出 S3S0對于信號的同步性問題，理論上的一種解決方案是將除最低位外的所有輸入信號 A 和 B 按照需要進行延時，以達到和前一位可能的進位信號同步，以免造成邏輯功能錯誤。由于最低位的進位信號每經(jīng)過一級全加器，相應(yīng)的延遲會變大，因此，我們需要對信號 A 和 B 進行的延時是從低位到高位遞增的。后面的設(shè)計方案當(dāng)中我們可以看到，這種設(shè)計思路是可行的，在這里我們就不再深究?，F(xiàn)在再轉(zhuǎn)回對單個13 / 70全加器電路的研究。由于

43、PMOS 和 NMOS 管的電子遷移率不同，要使一個反相器的上升沿和下降沿基本相等，需要 P 管寬長比是 N 管的兩倍。同樣的，我們將該原理應(yīng)用到全加器設(shè)計當(dāng)中，根據(jù)串并聯(lián)等價原理，各級都采用等價后的最小尺寸。鏡像結(jié)構(gòu)全加器電路中，前面產(chǎn)生進位信號部分和后面產(chǎn)生示和信號部分各有一個反相器，我們將反相器和其它的分為兩部分研究。至于 1 位全加器電路版圖，由于之前所遇到的問題，這里暫時不考慮。2.1.3 兩種加法器綜合性能比較前面兩節(jié)我們設(shè)計了兩種不同結(jié)構(gòu)的全加器電路，現(xiàn)在對其進行匯總比較。兩種結(jié)構(gòu)當(dāng)中，一種是由兩個半加器構(gòu)成，而半加器是由異或門和與門構(gòu)成；另一種是直接由優(yōu)化后的晶體管級鏡像電路結(jié)

44、構(gòu)組成。由半加器組成的全加器電路上層結(jié)構(gòu)看起來很簡單，但實際上并不實用，晶體管數(shù)量多，主要是異或與同或門，多達 12 個晶體管，要構(gòu)成一個全加器，總共需要48 個晶體管，并且異或門當(dāng)中存在互補變量，會導(dǎo)致輸入信號的不同步，且異或同或門工作速度較慢?，F(xiàn)在再來看鏡像結(jié)構(gòu)全加器電路，它是由更小的門級電路組合，通過一定的結(jié)構(gòu)優(yōu)化得到的，總共由 28 個晶體管組成，其中的門級電路都是傳輸延遲都比較小，最后得到的輸出信號延遲也比較小；與由半加器結(jié)構(gòu)相比，它有明顯的優(yōu)勢。因此，本章后面設(shè)計多位加法電路的時候采用鏡像全加器。2.22.2 多位全加器電路與版圖設(shè)計多位全加器電路與版圖設(shè)計介于之前設(shè)計 4 位加器

45、時遇到的問題，我們知道，設(shè)計過程中雖然要模塊化，但模塊的性能需要放到更上一級的模塊中才能體現(xiàn)出來。之前的設(shè)計出現(xiàn)了這個的的問題，單個全加器的性能優(yōu)化后，組成一個 4 位全加器性能卻并不理想，相卻甚遠。因此，這次設(shè)計多位加法器時我們直接接成一個 16 位加法器，再對其晶體管尺寸與參數(shù)進行優(yōu)化調(diào)整。電路如圖 2-9：14 / 70圖 2-9 全加器構(gòu)成的 16 位加法電路 在 spectre 環(huán)境下進行模擬仿真，這次我們只關(guān)心一個問題：進位信號有效電平（高電平）從最低位傳送到最高位的延遲時間。因此，輸入設(shè)置為 A0A15 或B0B15 中有一組一直為高電平，另一級持續(xù)低電平，這樣當(dāng)最低位有進位信號

46、的時候，進位信號會直接傳遞到最高位；觀察輸出結(jié)果的時候，只觀察對比 C_和 C15的結(jié)果。通過比較發(fā)現(xiàn)一個問題，每通過一級全加器，信號的有效寬度會變寬，通過 15 級全加器后，這種效果變得十分明顯，如圖 2-10 所示；這也從另一個方面說明把子電路放到系統(tǒng)中進行調(diào)試的重要性。圖 2-10 進位信號從第一級到第 15 級的傳輸延遲以此類推，我們不難發(fā)現(xiàn)，如果加法器的位數(shù)足夠多，那將會出現(xiàn)一直都是高電平的情況，也就是出現(xiàn)了邏輯錯誤，雖然實際情況不會到那么多位，但這也會導(dǎo)致電路工作的最小周期變長，速度降低，因此，這是比較大的影響，必需解決。解決辦法是調(diào)整晶體管尺寸，因為電路的上升遲延和下降延遲都是由

47、晶體管的15 / 70充放電速度決定的。我們將電路當(dāng)中的晶體管尺寸等設(shè)為參數(shù)，進行參數(shù)仿真，最終發(fā)現(xiàn)，除了進位位構(gòu)成反相器的兩個晶體管對電路的影響較大外，其它的晶體管尺寸即使提升到很大，電路的性能也沒有多大提升。綜合考慮到后端可能的版圖面積和電路工作速度，并使各級都有足夠的驅(qū)動能力以驅(qū)動下一級電路為標準來確定各晶體管尺寸。最后的仿真結(jié)果如圖 2-11：(a) (b)圖 2-11 電路仿真結(jié)果(a)第 15 級全加器進位信號傳輸延遲 (b)第 1 級全加器進位信號延遲 現(xiàn)在我們對圖中的數(shù)據(jù)進行分析，可以得到如下結(jié)果：第 2 位輸出結(jié)果：16 / 70進位輸出 C1：=0.532ns，=0.526

48、ns，=0.394ns，=0.381ns，plhtphltrisetfallt平均延遲t=0.529ns。求和位 S1：=0.712ns，=0.744ns，=0.214ns，=0.199ns，plhtphltrisetfallt平均延遲t=0.728ns。第 16 位輸出結(jié)果圖 2-3-6a：進位輸出 COUT：=8.051ns，=8.295ns，=0.206ns，=0.187ns。plhtphltrisetfallt各晶體管尺寸如表 2-4 所示：表 2-4 全加器各晶體管尺寸名稱尺寸 um名稱尺寸 um名稱尺寸 um名稱尺寸 umM06M76M143M213M16M86M153M224.5

49、M26M99M163M233M36M106M173M244.5M46M119M183.15M253M56.3M129M193M263M66M136M203M274.5至此，我們已經(jīng)確定所有需要的參數(shù)與晶體管尺寸，對電路的分析研究告一段落。接下來的工作是為設(shè)計好的原理圖設(shè)計版圖。對于電路設(shè)計而言，版圖是最終生產(chǎn)產(chǎn)品的依據(jù)，版圖性能的好壞，直接決定了電路性能的好壞。因此版圖的設(shè)計顯得尤為重要，在集成電路設(shè)計領(lǐng)域，版圖設(shè)計作為一門專門的學(xué)科，已經(jīng)得到長足的發(fā)展和進步。這里我們對版圖的設(shè)計，僅僅是一個嘗試。對于 1 位全加器版圖設(shè)計，由于 CADENCE 公司的標準單元庫中已經(jīng)有現(xiàn)成版圖，但由于本設(shè)計

50、最終確定的尺寸與標準單元為中尺寸不一致，若在其基礎(chǔ)上進行改動，會顯得很麻煩，因此我們參照全加器電路版圖的設(shè)計方法，按照最終確定的尺寸自行設(shè)計。最終得到的全加器版圖如圖 2-12：17 / 70圖 2-12 全加器電路版圖版圖設(shè)計好后，需要通過驗證，以確定它與原理圖匹配，在本文當(dāng)中，我們的版圖設(shè)計和驗證過程分為三步 DRC、Extract 和 LVS?，F(xiàn)已經(jīng)檢查確定圖 2-5-1 沒有電氣規(guī)則錯誤，提取相應(yīng)的層次與參數(shù)后與原理圖比較。比較結(jié)果如圖 2-13：18 / 70圖 2-13 LVS-版圖和原理圖匹配情況通過能圖 2-13 的觀察發(fā)現(xiàn)，版圖和原理圖完全匹配。由于集成電路規(guī)模的不斷擴大，傳

51、統(tǒng)的設(shè)計方法已經(jīng)不再適用，現(xiàn)階段的版圖和原理圖設(shè)計都采用模塊化的設(shè)計方法。由于已經(jīng)設(shè)計好了全加器電路的版圖，因此對于 16 位加法電路，只需將16 個全加器版圖按照一定的規(guī)律和條件放在一起并將其中的對應(yīng)端口用相應(yīng)材料連接在一起即可。在這里我們秉承這樣一種思想：從掩膜制造的角度出發(fā)，應(yīng)當(dāng)使 N阱的數(shù)量盡量少，單個 N 阱的面積更大，這樣于性能和制造都有利。因此，我們將一部分全加器倒置，以方便將其中相應(yīng)的 PMOS 和 NMOS 與電源地放在盡可能少的單元。具體版圖如圖 2-14：19 / 70圖 2-14 16 位加法電路版圖 現(xiàn)在再檢查 16 個全加器構(gòu)成的加法器版圖與原理圖是否匹配。 設(shè)計規(guī)

52、則檢查無誤后，我們再提取相應(yīng)的層次和參數(shù)進行匹配檢查，得到的 LVS 如圖 2-15：20 / 70圖 2-15 16 位加法器版圖原理圖匹配情況 通過觀察該圖可以知道該加法器中總的端口、網(wǎng)絡(luò)和 PNMOS 管的數(shù)量，比較發(fā)現(xiàn)，版圖與原理圖完全匹配。 由全加器構(gòu)成的 1 位與多位加法電路與其版圖設(shè)計至此告一段落，不難發(fā)現(xiàn)，全加器構(gòu)成的加法電路結(jié)構(gòu)比較簡單，門級電路少，晶體管數(shù)量也較少，構(gòu)成一個16 位加法器電路總共使用的晶體管數(shù)量為 448 個，在位數(shù)不多的情況下，用它作加法器是一個不錯的選擇。21 / 70第 3 章 超前進位加法電路設(shè)計3.1 超前進位加法電路概述與工作原理從前面的多位串行

53、進位加法器發(fā)現(xiàn)，只有當(dāng)前一級的進位輸出產(chǎn)生后，本級加法器的運算結(jié)果才會是正確的，同樣地本級的加法器產(chǎn)生的進位輸出送到下一級之后，下一級也才會有正確的計算結(jié)果，如此一級一級往前傳送進位輸出，最后才能得到最終的正確結(jié)果。因此整個加法器的速度快慢取決于電路中全加器產(chǎn)生進位輸出的速度，而且與全加器的個數(shù)成正比。從這時不難發(fā)現(xiàn)，只要能夠加快進位輸出產(chǎn)生的速度，就有辦法使加法器的速度提高。超前進位加法器就是本著這樣的概念來設(shè)計的，也就是希望進位的傳遞不是逐級而來的，而是希望進位的輸出是先前一步就計算出來的，然而要達到這樣的目標是要付出一些代價的8。 設(shè)計的概念是這樣的，串行加法器的進位輸出傳遞是序列式的，

54、因此速度的快慢就與進位輸出要傳送幾級成正比，因此減少進位輸出傳送時間就能提高電路計算速度。如果將序列式的進位輸出傳送改成并行式的進位輸出產(chǎn)生，則高位的結(jié)果并不需要前一級的進位輸出產(chǎn)生后才能做計算，當(dāng)然電路速度就大大提高了。雖然無法達到常數(shù)時間的運算，但是所需要的時間已經(jīng)不會是與加法的位個數(shù)成正比了，大約是對數(shù)的關(guān)系。首先我們來進行公式推導(dǎo)，由前面表 2-2-1 得和的邏輯表達式：iSiC-1-1-1-1iiiiiiiiiiiiiSA B CA B CA B CABC(3-1)-1-1-1()()iiiiiiiiiAB CAB CABC-1-1-1-1iiiiiiiiiiiiiCA BCA B

55、CAB CABC(3-2)-1()iiiiiABAB C定義兩個中間變量和：iGiP (3-3)iiiGAB (3-4)iiiPAB當(dāng)時，由式(3-2)得，即產(chǎn)生進位，所以稱謂產(chǎn)生變量。若1iiAB1iG 1iC iG，則，由式(3-2)得，即時，低位的進位能傳送到高位1iP 0iiAB -1iiCC1iP 的進位輸出端，故稱為傳輸變量。這兩個變量都與進位信號無關(guān)。將式(3-3) 和iP(3-4)代入式(3-1)和(3-2)，得：(3-5)-1iiiSPC(3-6)-1iiiiCGPC由式(3-6)得各位進位信號的邏輯表達式如下：(3-7a)000-1CGPC22 / 70(3-7b)1110

56、11010-1CGPCGPGPPC(3-7c)2221221210210-1CGPCGPGP PGP PPC(3-7d)333233232132103210-1CGPCGPGPPGPP PGPP PPC由式(3-7)可知，因為進位信號只與變量、和有關(guān)，而是向最低位的進iGiP-1C-1C位信號，其值為 0，所以各位的進位信號都只與兩個加數(shù)有關(guān)，它們是可以并行產(chǎn)生的。根據(jù)如上分析的原理，下面進行原理圖設(shè)計。3.2 超前進位加法器電路設(shè)計與仿真根據(jù)上一節(jié)分析的超前進位加法器的工作原理，現(xiàn)在我們著手設(shè)計一個 4 位超前進位加法電路。由于該超前進位加法電路的輸入為兩個四位的二進制數(shù)，并且最低位有進位信

57、號，輸出也是四位二進制數(shù)。由理論分析可知，超前進位加法器的關(guān)鍵是產(chǎn)生變量和傳輸變量，因此我們需要首先產(chǎn)生這兩組變量，作為第二級的輸入，第二級再根據(jù)前面的產(chǎn)生變量和傳輸變量計算出進位信號，最后根據(jù)進位信號求出各位輸出和。該電路根據(jù)(3-1-1) 到(3-7)各式得出。如圖 3-1 所示：圖 3-1 4 超前進位加法器該電路連接關(guān)系參照電子技術(shù)基礎(chǔ)（數(shù)字部分）這本書。在繼續(xù)進行后面的工作之前，首先需要進行邏輯仿真，以確定電路邏輯功能正確。我們用 Verilog-XL 工具，輸入相應(yīng)代碼（見附錄） ，輸出結(jié)果如圖 3-2：23 / 70圖 3-2 4 位超前進位加法器邏輯功能通過該邏輯輸出結(jié)果進行分

58、析，發(fā)現(xiàn)其中邏輯功能有錯，通過能電路圖反復(fù)修改，無法解決該問題，而且電路圖有些地方也難以理解，現(xiàn)決定放棄該方案，自行從基本原理進行設(shè)計。重新設(shè)計出來的原理圖如圖圖 3-3：圖 3-3 4 位超前進位加法器新結(jié)構(gòu)同樣，我們輸入附錄中的程序 1 對其進行邏輯功能仿真，仿真后的結(jié)果如圖 3-4：24 / 70(a) (b)圖 3-4 4 位超前進位加法電路邏輯功能仿真(a) 低位進位信號 C_=0 (b) 低位進位信號 C_=1從原理圖中可以看到，該電路總共有 9 個輸入端,分別是A3A0，B3B0，C_（前一級進位輸入） ；總共有 6 個輸出端，分別是 S3S0（4 位輸出和） ，F(xiàn)p，F(xiàn)g 用于

59、產(chǎn)生下一級進位信號。通常情況下，基于電路復(fù)雜程度等多方面的原因考慮，我們設(shè)計的超前進位加法電路以 4 位為最小單元，如果需要進行擴展，則需要多個 4 位超前進位加法器以與超前進位產(chǎn)生器，將多個 4 位超前進位加法器產(chǎn)生的 Fp，F(xiàn)g 信號分別輸入超前進位產(chǎn)生器，再通過超前進位產(chǎn)生器產(chǎn)生相應(yīng)的進位信號，并輸送到各個單元?？紤]到該電路的信號會經(jīng)過若干門級電路，延時可能會比較大，因此將輸入信號的周期設(shè)置為較大的值，現(xiàn)在設(shè)置如下參數(shù)：輸入信號周期：=4ns，=8ns，=20ns，以上各信號的上升下降延遲均為ATBTCT1ps?，F(xiàn)在對該超前進位加法電路進行仿真，按照從低位到高位的順序依次觀察。第 0 位

60、信號如圖 3-5：25 / 70圖 3-5 第 0 位求和信號輸出由上波形可以看出，S0 在 10ns 左右有一失真（和需要的邏輯功能是沖突的） ，經(jīng)過分析，估計是由于進行異或運算的兩個信號不同步所致，因為 C_直接進行運算,而A0、B0 經(jīng)過級門電路后才與其進行異或運算。解決思路，讓 C_經(jīng)過一定時間的延時后再與 A0、B0 運算，具體方法是在信號C_后加兩級反相器（圖 1 中的輸入信號 C_后面的兩級反相器正是基于這個原因而存在的，它們在最原始的電路中是不存在的） ，處理后波形如圖 3-6：圖 3-6 處理后的第 0 位求和輸出信號對比優(yōu)化前后的 S0 的波形，可以發(fā)現(xiàn)，優(yōu)化后雖然還有少量