課程設(shè)計任意波形發(fā)生器

1、EDA大作業(yè)學(xué)院：電子信息學(xué)院 專業(yè)：通信專業(yè)102班姓名：許文博 學(xué)號：41003030210EDA技術(shù)概述EDA是電子設(shè)計自動化（Electronic Design Automation）縮寫，是90年代初從CAD（計算機輔助設(shè)計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發(fā)展而來的。EDA技術(shù)是以計算機為工具，根據(jù)硬件描述語言HDL（ Hardware Description language）完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特

2、殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。也就是說，綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換低級的、可與目標器件FPGA/CPLD相映射的網(wǎng)表文件。任意波形信號發(fā)生器的概述隨著信息科技的發(fā)展，波形發(fā)生器在科技社會等多個領(lǐng)域發(fā)揮著越來越重要作用。采用EDA技術(shù)利用MAX+PLUSII軟件平臺,

3、設(shè)計的多功能波形發(fā)生器系統(tǒng),大大簡化其結(jié)構(gòu),降低成本,提高了系統(tǒng)的可靠性和靈活性。設(shè)計中運用計數(shù)器，數(shù)據(jù)選擇器，對所需的頻率進行選擇和同步。使用宏功能模塊存儲波形。然后多波形進行幅度的選擇。產(chǎn)生滿足需要的不用頻率和幅度的波形。 任意波形產(chǎn)生器構(gòu)成： 上圖為任意波形發(fā)生器的構(gòu)成圖，sel為控制波形輸出。 Kk為分頻模塊，與k步長調(diào)整波形輸出的頻率。輸出8位數(shù)字信號經(jīng)過D/A轉(zhuǎn)換輸出負波形，再經(jīng)過1：1比例反向放大器輸出正向波形，施密特觸發(fā)電路輸出方波然后經(jīng)測頻模塊由數(shù)碼管顯示出頻率。仿真產(chǎn)生的波形如下：正弦波 三角波 方波示波器顯示如下圖： 方波 三角波 正弦波電路模塊組成部分：分頻模塊LIBR

4、ARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CT74161 ISPORT(clk : IN STD_LOGIC;clk_div2 : OUT STD_LOGIC;clk_div4 : OUT STD_LOGIC;clk_div8 : OUT STD_LOGIC;clk_div16 : OUT STD_LOGIC);END CT74161;ARCHITECTURE rtl OF CT74161 ISSIGNAL count : ST

5、D_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF (clkEVENT AND clk=1) THENIF(count=1111) THENCount 0);ELSECount = count +1;END IF ;END IF ;END PROCESS;clk_div2 = count(0);clk_div4 = count(1);clk_div8 = count(2);clk_div16 = count(3);END rtl;頻率選擇模塊library ieee;use ieee.std_logic_1164.all;entity tia

6、opin is port(s1,s0: in std_logic; a,b,c,d: in std_logic; y: out std_logic);end tiaopin;architecture one of tiaopin is signal s: std_logic_vector(1 downto 0); signal y_temp: std_logic; begin sy_tempy_tempy_tempy_tempy=X; end case; end process; y=y_temp;end one;波形選擇模塊library ieee;use ieee.std_logic_11

7、64.all;entity DECODER is port(a0,a1,a2,s0,s1,s2:in std_logic; y0,y1,y2,y3,y4,y5,y6,y7:out std_logic);end DECODER;architecture ymq of DECODER issignal a:std_logic_vector(2 downto 0);begin ay:=11111110; when001=y:=11111101; when010=y:=11111011; when011=y:=11110111; when100=y:=11101111; when101=y:=1101

8、1111; when110=y:=10111111; when111=y:=01111111; when others=y:=XXXXXXXX; end case; else y:=11111111; end if; y0=y(0); y1=y(1); y2=y(2); y3=y(3); y4=y(4); y5=y(5); y6=y(6); y7=y(7); end process; end ymq;輸出波形選擇模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity lpm isport (s1,s2,s3:in std_logic; a,b,c,d,e,f,g,h:in std_logic_vector(7 downto 0); z:out std_logic_vector(7 downto 0);end lpm;architecture one of lpm issignal s:std_logic_vector(2 downto 0);beginszzzzzzzznull ;end case;end process;end one;幅度控制模塊library ieee;use ieee.std_logic_1164.all;entity ti