組原課設(shè)陣列除法器的設(shè)計論文

1、I / 21航空航天大學(xué)課課 程程 設(shè)設(shè) 計計 報報 告告課程設(shè)計名稱：計算機組成原理課程設(shè)計計算機組成原理課程設(shè)計課程設(shè)計題目：陣列除法器的設(shè)計陣列除法器的設(shè)計院（系）：計算機學(xué)院專 業(yè)： 班 級：學(xué) 號：姓 名：指導(dǎo)教師： 完成日期：2011年1月14日I / 21目目 錄錄第第 1 1 章總體設(shè)計方案章總體設(shè)計方案 1 11.1 設(shè)計原理 11.2 設(shè)計思路 31.3 設(shè)計環(huán)境 4第第 2 2 章詳細設(shè)計方案章詳細設(shè)計方案 7 72.1 頂層方案圖的設(shè)計與實現(xiàn) 72.1.1 創(chuàng)建頂層圖形設(shè)計文件 72.1.2 器件的選擇與引腳鎖定 82.1.3 編譯、綜合、適配 92.2 功能模塊的設(shè)計

2、與實現(xiàn) 92.3 仿真調(diào)試 11第第 3 3 章編程下載與硬件測試章編程下載與硬件測試 14143.1 編程下載 143.2 硬件測試與結(jié)果分析 14參考文獻參考文獻 1616附錄（電路原理圖）附錄（電路原理圖）17171 / 21第 1 章 總體設(shè)計方案1.11.1 設(shè)計原理設(shè)計原理陣列除法器是一種并行運算部件，采用大規(guī)模集成電路制造，與早期的串行除法器相比，陣列除法器不僅所需的控制線路少，而且能提供令人滿意的高速運算速度。陣列除法器有多種形式，如不恢復(fù)余數(shù)陣列除法器、補碼陣列除法器等等本實驗設(shè)計的是加減交替陣列除法器。原理是利用一個可控加法減法 CAS 單元所組成的流水陣列來實現(xiàn)的它有四個

3、輸出端和四個輸入端。當(dāng)輸入線 P0 時，CAS 作加法運算；當(dāng) P1 時，CAS作減法運算。邏輯結(jié)構(gòu)圖如圖 1.1 所示。圖圖 1.11.1 不恢復(fù)余數(shù)陣列除法器的不恢復(fù)余數(shù)陣列除法器的邏輯結(jié)構(gòu)圖邏輯結(jié)構(gòu)圖CAS 單元的輸入與輸出的關(guān)系可用如下一組邏輯方程來表示：SiAi(BiP)CCi1(AiCi)(BiP)AiCi當(dāng) P0 時，就是一個全加器，如下式：2 / 21SiAiBiCiCi1AiBiBiCiAiCi當(dāng) P1 時,則得求差公式：SiAiBiCiCi1AiBiBiCiAiCi其中 BiBi1。在減法情況下,輸入 Ci稱為借位輸入,而 Ci1稱為借位輸出。不恢復(fù)余數(shù)的除法也就是加減交替

4、法。在不恢復(fù)余數(shù)的除法陣列中，每一行所執(zhí)行的操作究竟是加法還是減法，取決于前一行輸出的符號與被除數(shù)的符號是否一致。當(dāng)出現(xiàn)不夠減時，部分余數(shù)相對于被除數(shù)來說要改變符號。這時應(yīng)該產(chǎn)生一個商位“0”，除數(shù)首先沿對角線右移，這也就滿足了被除數(shù)左移，然后加到下一行的部分余數(shù)上。當(dāng)部分余數(shù)不改變它的符號時，上商位“1”，下一行的操作應(yīng)該是減法。本實驗就采用加減交替的方法設(shè)計這個陣列除法器。圖 1.2 所示的就是一個陣列除法器完成 X/Y 的除法運算，圖中每一個方框是一個可控加法減法(CAS)單元。被除數(shù)為 X= X0 X1 X2 X3 X4；除數(shù)為 Y= Y0 Y1 Y2 Y3 Y4。其中 X0和 Y0是

5、被除數(shù)和除數(shù)的符號位，在本次設(shè)計中 X0和 Y0 為零，商的符號位恒為零，商為0.Q1 Q2 Q3Q4，余數(shù)為 0.000R4 R5R6R7 R8。被除數(shù) X 是由頂部一行和最右邊的對角線上的垂直輸入線來提供的，除數(shù) Y 是沿對角線方向進入這個陣列。至于作加法還是減法，由控制信號 P 決定，即當(dāng)輸入線 P0 時，CAS 作加法運算；當(dāng) P1時，CAS 作減法運算,其原理框圖如圖 1.2 所示。3 / 21圖圖 1.21.2 陣列除法器原理框圖陣列除法器原理框圖1.21.2 設(shè)計思路設(shè)計思路是用一個可控加法/減法(CAS)單元所組成的流水陣列來實現(xiàn)的。推廣到一般情況，一個(n1)位除(n1)位的

6、加減交替除法陣列由(n1)2個 CAS 單元組成，其中兩個操作數(shù)(被除數(shù)與除數(shù))都是正的。流水陣列除法邏輯框圖如圖1.2可控加法減法(RO)單元如圖1.2所示，其中被除數(shù)為 X = 0. X1X2X3X4，除數(shù)為 Y= 0. Y1Y2Y3Y4，商數(shù)為 Q = 0. Q1Q2Q3Q4，它的余數(shù)為 R = 0. 000R4R5 R6R7R8，字長為 5。要是實現(xiàn)的除法功能是一個四位除數(shù)與被除數(shù)的相除運算。被除數(shù) X 是一個 4 位的小數(shù)：X = 0. X1X2X3X4它是由頂部一行垂直 X 的輸入線來提供的。除數(shù) Y 是一個 4 位的小數(shù)：Y= 0. Y1Y2Y3Y4它沿對角線方向進入這個陣列。這

7、樣就用陣列的右移來代替了除法運算中的被除數(shù)左移：即讓余數(shù)保持固定，而將除數(shù)沿對角線右移。商 Q 是一個 4 位的小數(shù)：Q = 0. Q1Q2Q3Q44 / 21它在陣列的左邊產(chǎn)生。余數(shù) R 是一個 8 位的小數(shù)：R = 0. 000R4R5R6R7R8它在陣列的最下一行產(chǎn)生。由于本次設(shè)計要完成的是兩個正整數(shù)的相除，所以最上面一行的控制線 P置成“1” 。減法是用加上絕對值相反數(shù)的補碼來實現(xiàn)的，而在第一行的末端 P 以“1”值傳遞給進位輸出，此舉正好滿足了減法運算中按位取反末位加一來形成補碼的操作。這時右端各 CAS 單元上的反饋線用作初始的進位輸入。每一行最左邊的單元的進位輸出決定著商的數(shù)值。

8、將當(dāng)前的商反饋到下一行,我們就能確定下一行的操作。由于進位輸出信號與 P 控制端上商正好滿足邏輯運算關(guān)系，所以進位輸出指示出當(dāng)前的部分余數(shù)的符號,同時它將決定下一行的操作將進行加法還是減法。采用細胞模塊和門電路等邏輯部件設(shè)計并實現(xiàn)陣列除法功能，設(shè)計的原理圖調(diào)試后形成 liufei3.bit 文件并下載到 XCV200 可編程邏輯芯片中，經(jīng)硬件測試驗證設(shè)計的正確性。 1.31.3 設(shè)計環(huán)境設(shè)計環(huán)境（1）硬件環(huán)境硬件環(huán)境偉福偉福 COP2000COP2000 型計算機組成原理實驗儀型計算機組成原理實驗儀COP2000 計算機組成原理實驗系統(tǒng)由實驗平臺、開關(guān)電源、軟件三大部分組成實驗平臺上有寄存器組

9、 R0-R3、運算單元、累加器 A、暫存器 B、直通/左移/右移單元、地址寄存器、程序計數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴展座、總線插孔區(qū)、微動開關(guān)/指示燈、邏輯筆、脈沖源、20 個按鍵、字符式 LCD、RS232口。COP2000 計算機組成原理實驗系統(tǒng)各單元部件都以計算機結(jié)構(gòu)模型布局，清晰明了，系統(tǒng)在實驗時即使不借助 PC 機，也可實時監(jiān)控數(shù)據(jù)流狀態(tài)與正確與否, 實驗系統(tǒng)的軟硬件對用戶的實驗設(shè)計具有完全的開放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動方式、聯(lián)機方式、模擬方式三種工作方式

10、，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強大的模擬調(diào)試功5 / 21能。XCV200XCV200 實驗板實驗板在 COP2000 實驗儀中的 FPGA 實驗板主要用于設(shè)計性實驗和課程設(shè)計實驗，它的核心器件是 20 萬門 XCV200 的 FPGA 芯片。用 FPGA 實驗板可設(shè)計 8 位 16 位和 32 位模型機。XCV200 相應(yīng)管腳已經(jīng)連接好配合 FPGA 實驗板的 PC 調(diào)試軟件可方便地進行各種實驗。U3 IDT71V016SA 是 64Kx16 位存儲器能保存大容量的程序。C0-C5 D0-D5 是 12 個 7 段數(shù)碼管用于顯示模型機部的寄存器總線數(shù)值，在設(shè)計時可將需要觀察的部寄存器總

11、線等值接到這些 7 段管上直觀地觀察模型機運行時部狀態(tài)變化。A0-A7、B0-B7 是 16 個 LED 發(fā)光二極管用于顯示模型機部的狀態(tài)例如進位標(biāo)志零標(biāo)志中斷申請標(biāo)志等等。K0(0-7)-K4(0-7)是四十個開關(guān)用于輸入外部信號，例如在做單步實驗時這些開關(guān)可用來輸入地址總線值數(shù)據(jù)總線值控制信號等。T6B595 是 7 段數(shù)碼管的驅(qū)動芯片，74HC1649 是串轉(zhuǎn)并芯片，用于接 16 個LED。（2）EDAEDA 環(huán)境環(huán)境XilinxXilinx foundationfoundation f3.1f3.1 設(shè)計軟件設(shè)計軟件Xilinx foundation f3.1 是 Xilinx 公司的

12、可編程期間開發(fā)工具，該平臺如圖 1.3 所示）功能強大，主要用于百萬邏輯門設(shè)計。6 / 21圖圖 1.31.3 XilinxXilinx foundationfoundation f3.1f3.1 設(shè)計平臺設(shè)計平臺設(shè)計入口工具包括原理圖編輯器、有限狀態(tài)機編輯器、硬件描述語言（HDL）編輯器、LogiBLOX 模塊生成器、Xilinx 核生成器等軟件。其功能是：接收各種圖形或文字的設(shè)計輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計實現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA 編輯器、FPGA 寫入器等軟件。設(shè)計實現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計驗證工具包括功能和時序仿真器、靜態(tài)

13、時序分析器等，可用來對設(shè)計中的邏輯關(guān)系與輸出結(jié)果進行檢驗，并詳盡分析各個時序限制的滿足情況。COP2000COP2000 仿真軟件仿真軟件COP2000 集成開發(fā)環(huán)境是為 COP2000 實驗儀與 PC 機相連進行高層次實驗的配套軟件，它通過實驗儀的串行接口和 PC 機的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試 FPGA 實驗等功能，該軟件在 Windows 下運行。OP2000OP2000 集成開發(fā)環(huán)境界面如圖 1.4 所示。圖圖 1.41.4 COP2000COP2000 計算機組成原理集成調(diào)試軟件計算機組成原理集成調(diào)試軟件7 / 21第 2 章 詳細設(shè)計方案2.12

14、.1 頂層方案圖的設(shè)計與實現(xiàn)頂層方案圖的設(shè)計與實現(xiàn)頂層方案圖實現(xiàn)陣列除法器的邏輯功能，采用原理圖設(shè)計輸入方式完成，電路實現(xiàn)基于 XCV200 可編程邏輯芯片。在完成原理圖的功能設(shè)計后，把輸入/輸出信號安排到 XCV200 指定的引腳上去，實現(xiàn)芯片的引腳鎖定。2.1.12.1.1 創(chuàng)建頂層圖形設(shè)計文件創(chuàng)建頂層圖形設(shè)計文件頂層設(shè)計采用了原理圖設(shè)計輸入方式，圖形文件主要由可控加法減法(CAS)單元構(gòu)成， 由 25 個 CAS 模塊組裝而成的一個完整的設(shè)計實體?？衫?Xilinx foundation f3.1 ECS 模塊實現(xiàn)頂層圖形文件的設(shè)計，頂層圖形文件結(jié)構(gòu)如圖2.1 所示。圖 2.1 陣列除

15、法器的設(shè)計圖形文件結(jié)構(gòu)圖 2.1 所示的陣列除法器的頂層文件結(jié)構(gòu)是由一個陣列除法器通過 Xilinx foundation f3.1 封裝后構(gòu)成,其中 X0.X1X2X3X4 為被除數(shù)，Y0.Y1Y2Y3Y4 為除數(shù)P 為加減控制端（1 為減法，0 為加法） ，Q0.Q1Q2Q3Q4 為商，0.000R1R2R3R4R5 為余數(shù)。其電路原理如圖 2.2 所示。8 / 21圖圖 2.22.2 陣列除法器電路圖陣列除法器電路圖2.1.22.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定（1 1）器件的選擇）器件的選擇由于硬件設(shè)計環(huán)境是基于偉福 COP2000 型計算機組成原理實驗儀和 XCV20

16、0實驗板，故采用的目標(biāo)芯片為 Xilinx XCV200 可編程邏輯芯片。（2 2）引腳鎖定）引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到 Xilinx XCV200 芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定，各信號與 Xilinx XCV200 芯片引腳對應(yīng)關(guān)系如表2.1 所示。9 / 21表表 2.12.1 信號和芯片引腳對應(yīng)關(guān)系信號和芯片引腳對應(yīng)關(guān)系圖形文件中的輸入圖形文件中的輸入/ /輸出信號輸出信號XCV200XCV200芯片引腳信號芯片引腳信號X1P100X2P101X3P102X4P103Y1P84Y2P85Y3P86Y4P87X0P97Y0P82Q0P107Q1P215Q2P2

17、16Q3P217Q4P218R0P99R1P220R2P221R3P222R4P223PP812.1.32.1.3 編譯、綜合、適配編譯、綜合、適配利用 XilinxXilinx foundationfoundation f3.1f3.1 的原理圖編輯器對頂層圖形文件進行編譯，并最終生成網(wǎng)絡(luò)表文件，利用設(shè)計實現(xiàn)工具經(jīng)綜合、優(yōu)化、適配，生成可供時序仿真的文件和器件下載編程文件。2.22.2 功能模塊的設(shè)計與實現(xiàn)功能模塊的設(shè)計與實現(xiàn)陣列除法器的底層設(shè)計包括 25 個可控加法減法(CAS)模塊，設(shè)計時這個?？煽丶臃p法(CAS)模塊由 2 個或門、3 個異或門和 4 個與門邏輯組合成電路實現(xiàn)?？煽丶?/p>

18、法減法(CAS)模塊邏輯圖如圖 2.3 所示。10 / 21圖圖 2.32.3 可控加法減法可控加法減法(CAS)(CAS)單元邏輯圖單元邏輯圖為了在為能在圖形編輯器（原理圖設(shè)計輸入方式）中調(diào)用可控加法減法(CAS) 芯片需要把它封裝，可利用 Xilinx foundation f3.1 編譯器中的如下步驟實現(xiàn)：Tools=Symbol Wizard=下一步。XIN、YIN、PIN、CIN 為 4 個輸入信號，YOUT、POUT、COUT、SOUT 為 4 個輸出信號。其元件圖形符號如圖 2.4 所示。圖圖 2.42.4 控制器元件圖形符號控制器元件圖形符號2.32.3 仿真調(diào)試仿真調(diào)試仿真調(diào)

19、試主要驗證設(shè)計電路邏輯功能、時序的正確性，本設(shè)計中主要采用功能仿真方法對設(shè)計的電路進行仿真。（1 1）建立仿真波形文件與仿真信號選擇）建立仿真波形文件與仿真信號選擇11 / 21功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)（以一組數(shù)據(jù)為例） ，選定的仿真信號和設(shè)置的參數(shù)如表 2.3 所示。表表 2.32.3 仿真信號選擇和參數(shù)設(shè)置仿真信號選擇和參數(shù)設(shè)置輸入信號輸入信號 輸出信號輸出信號X00Y00Q0R0X11Y11Q1R1X20Y21Q2R2X31Y30Q3R3X41Y41Q4R4P1（2 2）功能仿真結(jié)果與分析）功能仿真結(jié)果與分析以書中 P261 例題給出數(shù)據(jù)為

20、例，當(dāng)被除數(shù) X=0.1011,除數(shù) Y=0.1101 時,得出商的理論值 Q=0.1101,余數(shù)的理論值 R=0.00000111。將理論值與功能仿真波形結(jié)果圖（圖 2.6） ，仿真數(shù)據(jù)理論結(jié)果表（表2.4）相比較，發(fā)現(xiàn)結(jié)果完全一致。可以看出功能仿真結(jié)果是正確的，進而說明電路設(shè)計的正確性。12 / 21圖圖 2.2. 6 6 功能仿真波形結(jié)果功能仿真波形結(jié)果表表 2.32.3 仿真數(shù)據(jù)理論結(jié)果仿真數(shù)據(jù)理論結(jié)果輸入信號輸入信號 輸出信號輸出信號X00Y00Q00R00X11Y11Q11R10X20Y21Q21R21X31Y30Q30R31X41Y41Q41R41P113 / 21第 3 章編程

21、下載與硬件測試3.13.1 編程下載編程下載利用 COP2000 仿真軟件的編程下載功能，將得到 liufei3.bit 文件下載到XCV200 實驗板的 XCV200 可編程邏輯芯片中。3.23.2 硬件測試與結(jié)果分析硬件測試與結(jié)果分析利用 XCV200 實驗板進行硬件功能測試。定點原碼一位乘法器的輸入數(shù)據(jù)通過 XCV200 實驗板的輸入開關(guān)實現(xiàn)，輸出數(shù)據(jù)通過 XCV200 實驗板的 LED 指示燈實現(xiàn)，其對應(yīng)關(guān)系如表 3.1 所示。 表表 3.1XCV2003.1XCV200 實驗板信號對應(yīng)關(guān)系實驗板信號對應(yīng)關(guān)系圖形文件中的輸入圖形文件中的輸入/ /輸出信號輸出信號XCV200XCV200

22、芯片引腳信號芯片引腳信號XCV200XCV200實驗板實驗板X0P97K0：4X1P100K0：3X2P101K0：2X3P102K0：1X4P103K0：0PP81K1：5Y0P82K1：4Y1P84K1：3Y2P85K1：2Y3P86K1：1Y4P87K1：0Q1Q4、R1R4P215P223S0Q0P99B5R0P107B4利用表 2.3 中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結(jié)果，即用 XCV200實驗板的開關(guān) K0、K1 與 K2 控制數(shù)據(jù)輸入，同時觀察數(shù)碼顯示管和發(fā)光二極管顯示結(jié)果，得到如圖 3.1 所示的硬件測試結(jié)果。14 / 21圖圖 3.13.1 硬件測試結(jié)果圖硬件測試結(jié)果圖 可以看出硬件測試結(jié)果為商等于 5，余數(shù)等于 6，都是 16 進制的數(shù)。換成二進制分別為 0101、0110，符號位均為 0，與表 2.4 中的理論值一樣，說明電路設(shè)計完全正確。也就是說陣列除法器設(shè)計成功。15 / 21參考文獻1 昕燕.EDA 技術(shù)實驗與課程設(shè)計M.：清華大學(xué)，20062 延濱.微型計算機系統(tǒng)原理、接口與 EDA 設(shè)計技術(shù)M.：郵電大學(xué)，20063 王愛英.計算機組成與結(jié)構(gòu)(第 4 版)M.：清華大學(xué)，20064