第7章數(shù)字時(shí)序分析

1、中國PCB技術(shù)網(wǎng)翻譯整理阿鳴第八章數(shù)字時(shí)序分析通過前面幾章節(jié)的介紹，我們已經(jīng)掌握了對信號的傳播過程進(jìn)行建模和分析的所有要 點(diǎn)，并能初步預(yù)計(jì)由于非理想的高速現(xiàn)象而造成信號完整性變化及對時(shí)序影響的情況。但是，僅僅了解這些還不足以去設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，下一步要做的就是去協(xié)調(diào)整個(gè)系統(tǒng)，使各部分單獨(dú)的器件之間能夠互相“對話”，其中包括對時(shí)鐘或選通（Strobe）信號的時(shí)序調(diào)整，使得數(shù)據(jù)信號在正確的時(shí)間內(nèi)被鎖存，從而滿足接收器件所必需的建立和保持時(shí)間。在這一章節(jié)里，我們描述了在共同時(shí)鐘和源同步總線結(jié)構(gòu)的系統(tǒng)中所必須滿足的最基本 的時(shí)序方程。了解這個(gè)時(shí)序方程式之后，設(shè)計(jì)者才可以知道哪些時(shí)序器件會影響系統(tǒng)的性能

2、， 繼而制定設(shè)計(jì)目標(biāo)，確定最大的總線速度，以及計(jì)算時(shí)序裕量等等。8.1. 共同時(shí)鐘時(shí)序在共同時(shí)鐘系統(tǒng)設(shè)計(jì)中，驅(qū)動端和接受端共用一個(gè)時(shí)鐘信號。圖8.1描述了一個(gè)共同時(shí)鐘前端總線結(jié)構(gòu)，類似于 PC系統(tǒng)設(shè)計(jì)（前端總線就是連接處理器和芯片組的介質(zhì)）。這個(gè)例子描述了處理器如何發(fā)送一位數(shù)據(jù)到芯片組，以及器件的I/O如何進(jìn)行內(nèi)部鎖存操作的過程。一個(gè)完整的數(shù)據(jù)傳輸需要經(jīng)過兩個(gè)時(shí)鐘脈沖，第一個(gè)脈沖將數(shù)據(jù)鎖存至驅(qū)動觸發(fā)器，而第二個(gè)脈沖將數(shù)據(jù)鎖存至接收觸發(fā)器。大致過程如下：hi卩svl (rncnvrlProcessor (driver圖8.1:共同時(shí)鐘總線的結(jié)構(gòu)簡圖1 處理器的內(nèi)核電路在驅(qū)動觸發(fā)器的輸入端提供必要

3、的數(shù)據(jù)（Dp）.2 系統(tǒng)時(shí)鐘邊沿1 （elk in）由時(shí)鐘驅(qū)動器發(fā)送，沿著傳輸線傳輸?shù)教幚砥?，觸發(fā)數(shù)據(jù)從 Dp到輸出端Qp。3.信號Qp傳輸?shù)浇邮芏?De,在時(shí)鐘沿2的觸發(fā)下被芯片組電路讀取。從以上數(shù)據(jù)讀取操作次序的分析，我們可以得出一些最基本的結(jié)論-電路內(nèi)部延遲和傳輸線的延遲必須要小于一個(gè)時(shí)鐘周期。因?yàn)槊總€(gè)信號的傳輸都要經(jīng)歷兩個(gè)時(shí)鐘沿觸發(fā)：第一個(gè)觸發(fā)沿將數(shù)據(jù)從處理器內(nèi)部發(fā)送到輸出緩沖器（Qp）,然后第二個(gè)時(shí)鐘邊沿將芯片組接受端的數(shù)據(jù)鎖存到內(nèi)部電路?；谶@點(diǎn)考慮，共同時(shí)鐘總線能工作的最大頻率存在一個(gè)理論上的極限，也就是說必須保持電路和PCB走線總的延遲小于系統(tǒng)的時(shí)鐘周期。在設(shè)計(jì)一個(gè)共同時(shí)鐘系統(tǒng)

4、的時(shí)候，所有這些延遲，還有接受器件的建立和保持時(shí)間要參數(shù)都條件需要滿足。 所謂建立和保持時(shí)間， 就是為保證數(shù)據(jù)能正確存取，數(shù)據(jù)信號必須在時(shí)鐘沿到達(dá)前后持續(xù)保持在接收輸入端的最短時(shí)間要求。8.1.1. 共同時(shí)鐘時(shí)序方程我們可以得出共同時(shí)鐘總線的時(shí)序方程，圖8.2中的箭頭表征系統(tǒng)的各部分延遲，這些參數(shù)代表的物理含義均已經(jīng)在圖8.1中標(biāo)注。實(shí)心的線代表的是計(jì)算建立時(shí)間的“時(shí)序環(huán)”虛線代表的是計(jì)算保持時(shí)間的“時(shí)序環(huán)”。下面來介紹一下如何利用時(shí)序環(huán)來構(gòu)造系統(tǒng)必須滿足的時(shí)序方程式。elk inclkB clkPQpDeCl kA clkCT.JJfhiiu1j 1JTiirwMargin圖8.2:共同時(shí)鐘

5、總線的時(shí)序圖表系統(tǒng)各部分的延遲可以分為三組:Teo、飛行時(shí)間（Flight time ）和時(shí)鐘抖動（Jitter）。Tco(time from clock to output)是指時(shí)鐘觸發(fā)開始到有效數(shù)據(jù)輸出的那部分延時(shí)；飛行時(shí)間， 簡寫為Tflt，是指傳輸線帶來的信號延遲；時(shí)鐘抖動，通常是指時(shí)鐘的周期之間(cycle-to-cycle )的時(shí)序誤差，還可能指某段時(shí)間內(nèi)的時(shí)序變化(Period jitter)，這些都會造成時(shí)鐘觸發(fā)邊沿的偏移。在這里，我們所指的Jitter是包含了可能引起時(shí)鐘信號本身時(shí)序變化的所有因素。建立時(shí)間為了將數(shù)據(jù)信號正確地鎖存至器件內(nèi)部，就必須要使得信號提前于時(shí)鐘邊沿到達(dá)

6、接收 端。接收器的建立時(shí)間就是指數(shù)據(jù)被時(shí)鐘沿觸發(fā)之前必須在輸入端有效存在的時(shí)間。在共同時(shí)鐘系統(tǒng)中，由于第一個(gè)時(shí)鐘發(fā)出數(shù)據(jù)，第二個(gè)時(shí)鐘接收數(shù)據(jù)， 這就意味著電路和傳輸線的延遲要足夠小，這樣才能保證數(shù)據(jù)信號提前于時(shí)鐘邊沿到達(dá)接收端。為了保證這一點(diǎn)，設(shè)計(jì)者必須決定數(shù)據(jù)和時(shí)鐘信號之間的延遲，從而滿足接收器的建立時(shí)間要求，如果不但滿足了接收器件的建立時(shí)間要求， 還能有一定的時(shí)序富余， 那多余的這部分時(shí)間就稱之為"建立時(shí)間裕量”。圖表8.2描述了數(shù)據(jù)信號和時(shí)鐘信號在驅(qū)動端以及接收端的相互關(guān)聯(lián)，可以注意時(shí)序該圖表中的實(shí)線箭頭，每個(gè)箭頭表示信號在各部分傳輸路徑上不同的電路和傳輸線延遲。這些實(shí)線箭頭構(gòu)

7、成一個(gè)環(huán)，被稱為“建立時(shí)序環(huán)”。這個(gè)環(huán)的左半部分表示第一個(gè)時(shí)鐘邊沿到數(shù) 據(jù)信號傳輸?shù)浇邮斩?Dc)的總的延時(shí)，而右半部分代表接收器的時(shí)鐘信號總的延時(shí)。為了得到建立時(shí)間方程，我們必須考慮時(shí)序環(huán)的左右兩個(gè)部分。首先，我們來計(jì)算一下第一個(gè)時(shí)鐘觸發(fā)沿開始到數(shù)據(jù)到達(dá)接收器輸入端的總延時(shí)，公式如下(8.1)：公式(8.1). 廠.丁-亠丁.陽皿敗-| dkH MH dkH + viLiLt ffl< 譏4這里，Tco clkB是時(shí)鐘驅(qū)動器的內(nèi)部延遲，指邊沿觸發(fā)到輸出有效數(shù)據(jù)的時(shí)間，即 clock-to-output delay ; Tflt clkB是信號沿著PCB走線，從時(shí)鐘驅(qū)動芯片到發(fā)送器件的傳

8、輸延遲； Tco data是數(shù)據(jù)發(fā)送端的內(nèi)部延遲；而Tflt data是數(shù)據(jù)信號從發(fā)送端到接收端的傳輸延遲。然后，我們再計(jì)算一下接收器時(shí)鐘信號的傳輸延時(shí)，同樣以第一個(gè)時(shí)鐘延觸發(fā)的時(shí)刻為基準(zhǔn)。在圖表8.2里面就是右半邊的實(shí)線時(shí)序環(huán)，公式(8.2)為：公式(8.2)兀u m三心理*匚、恥出Rm j.iwr這里，Tcycle是指時(shí)鐘的周期；Tco clkA是時(shí)鐘驅(qū)動器的內(nèi)部延遲(clock-to-output delay)； Tflt clkA是時(shí)鐘信號從時(shí)鐘驅(qū)動芯片到接收器件的傳輸延遲；而Tjitter是時(shí)鐘周期間的抖動誤差，通常Jitter參數(shù)取負(fù)值，這樣是為了考慮到最差情況下的時(shí)序裕量。計(jì)算建

9、立時(shí)序裕量的方法就是將公式8.2和公式8.1相減，然后將得到的結(jié)果和接收器件的建立時(shí)間參數(shù)要求相比較，最終得到的數(shù)值就是建立時(shí)間的裕量(公式8.3):(公式 8.3) /, /'/scrup iiwrgin thick nr dam lot7 wtup在系統(tǒng)設(shè)計(jì)中，往往將公式8.3中的各個(gè)時(shí)序物理量分成電路延遲和PCB延遲兩個(gè)部8.4到8.7所示:分，這樣可以進(jìn)一步提高公式的實(shí)用性，將前面幾個(gè)公式帶入，如（公式8.4）x;up nviiiri =tlkAfcSiB Ci* dati中國PCB技術(shù)網(wǎng)翻譯整理阿鳴中國PCB技術(shù)網(wǎng)翻譯整理阿鳴Tclock Skew )為:（公式8.5）我們定

10、義時(shí)鐘驅(qū)動器的輸出時(shí)鐘偏移(中國PCB技術(shù)網(wǎng)翻譯整理阿鳴PCB走線而引起的時(shí)序這個(gè)參數(shù)通?？梢栽谄骷謨灾胁榈健蓚€(gè)時(shí)鐘信號之間由于偏移可以定乂為Tpcb Skew :（公式8.6）=clkBAlt elk A中國PCB技術(shù)網(wǎng)翻譯整理阿鳴中國PCB技術(shù)網(wǎng)翻譯整理阿鳴這樣，我們就可以得到建立時(shí)序方程的一種最實(shí)用的形式（公式8.7）:（公式8.7） up ivui|JHi _ .、聶8tn diitidm中國PCB技術(shù)網(wǎng)翻譯整理阿鳴一個(gè)共同時(shí)鐘系統(tǒng)只有在滿足建立時(shí)序裕量大于 （至少等于）0的條件下才能正常工作。 保證足夠建立時(shí)間裕量的最簡單的方法是延長接收端的時(shí)鐘信號走線， 縮短到驅(qū)動端的時(shí)鐘 走

11、線，或者縮短驅(qū)動端和接收端之間的數(shù)據(jù)信號走線長度。保持時(shí)間和建立時(shí)間的要求類似，數(shù)據(jù)信號要想正確無誤地被鎖存，還必須在輸入緩沖端持續(xù)存在一段時(shí)間，這樣時(shí)鐘沿才能有足夠的時(shí)間觸發(fā)存取。這段最少持續(xù)時(shí)間的要求就稱為保持時(shí)間。在共同時(shí)鐘系統(tǒng)總線的設(shè)計(jì)中，同樣需要計(jì)算所有的電路和傳輸線延遲來保證滿足器件保持時(shí)間的要求。 但是，第二個(gè)時(shí)鐘邊沿在觸發(fā)數(shù)據(jù)的讀取的同時(shí)，也會讓驅(qū)動端發(fā)送新的數(shù)據(jù)信號，因此，就必須要保證這個(gè)新的數(shù)據(jù)到達(dá)接收器輸入端之前，前一個(gè)數(shù)據(jù)已經(jīng)被有效鎖存。也就是說，接收端的時(shí)鐘信號延遲和器件需要的保持時(shí)間之和要小于數(shù)據(jù)信號的 傳輸延遲。為了得到保持時(shí)間的時(shí)序方程，我們可以繼續(xù)參考圖表8.

12、2所示，上面的虛線箭頭同樣構(gòu)成一個(gè)環(huán)狀，可以稱為“保持時(shí)間環(huán)”。根據(jù)上面所述，我們可以通過比較接收端的時(shí)鐘延遲和新數(shù)據(jù)的傳輸延遲來確定是否滿足要求。這兩部分的延遲可以由公式8.8得出：（公式 8.8） 丫4氏側(cè)-+ dku C 十 皿（公式 8.9） /:jdirluy clkA 十 £flt dkA注意到，在上面的公式8.9中，時(shí)鐘周期和時(shí)鐘抖動誤差都沒有包含在內(nèi)，這是因?yàn)楸３謺r(shí)間并不依賴于時(shí)鐘的周期，而時(shí)鐘抖動這里定義為時(shí)鐘周期之間的誤差，既然時(shí)鐘周期和保持時(shí)間裕量計(jì)算無關(guān)，抖動誤差自然也不用考慮。這樣就可以得到保持時(shí)間裕量的計(jì)算公式（公式8.10）:（公式 8.10） lit:

13、UW'g 此La、譏deLky） 心加如果把前面的式8.5和8.6代入，就可以得到最常用的保持裕量的計(jì)算公式（8.11）:（8.11） :'&帆'叱b心訛曲進(jìn) 瑪"巳職中國PCB技術(shù)網(wǎng)翻譯整理阿鳴中國PCB技術(shù)網(wǎng)翻譯整理阿鳴大拇指規(guī)則：共同時(shí)鐘總線設(shè)計(jì)z 共同時(shí)鐘技術(shù)通常適用于中等速度的總線設(shè)計(jì)，比如200MHz300MHz以下的頻率,超過這個(gè)頻率范圍，就需要采用一些其它的技術(shù)，比如源同步時(shí)鐘技術(shù)。z由于器件內(nèi)部電路和 PCB走線的延遲，這在理論上限制了共同時(shí)鐘總線能工作的最大頻率，同樣，在頻率固定的情況下，就限制了最長的走線距離。z 走線延遲最主要由

14、走線長度決定，而走線長度常常受散熱因素決定。隨著總線速度的 提升，散熱性能要求的增加迫使器件擺放的間隔增大，這在一定程度上也限制了共同 時(shí)鐘系統(tǒng)的速度提升。82源同步時(shí)序源同步時(shí)序就是一種時(shí)鐘或選通信號和數(shù)據(jù)同時(shí)從驅(qū)動芯片產(chǎn)生并同步傳輸?shù)囊环N技 術(shù)。數(shù)據(jù)位信號首先到達(dá)接收端，過一段時(shí)間之后，數(shù)據(jù)的選通信號也到達(dá)，并觸發(fā)數(shù)據(jù)的 存取。圖8.3就是一個(gè)源同步總線的示意圖：圖8.3:源同步總線數(shù)據(jù)和選通信號的相互關(guān)系和共同時(shí)鐘相比，源同步時(shí)鐘系統(tǒng)有一些優(yōu)點(diǎn)，最主要的好處就是能顯著提升總線的最 大速度。因?yàn)檫x通信號和數(shù)據(jù)信號是從同樣的驅(qū)動源發(fā)出，理論上沒有最高運(yùn)行頻率的限制，而不象共同時(shí)鐘那樣受到電路

15、和傳輸線延遲的制約。當(dāng)然，由于受到其它一些非理想因素的影響，實(shí)際的源同步總線設(shè)計(jì)還是存在一定的頻率極限。要時(shí)刻記著，即便是源同步時(shí)鐘系統(tǒng)，器件的建立時(shí)間和保持時(shí)間的要求仍然必須滿足，這樣才能保證系統(tǒng)的正常工作。舉個(gè)例子，假設(shè)數(shù)據(jù)信號提前于選通信號1納秒從驅(qū)動緩沖端發(fā)出，而接收芯片要求的建立時(shí)間是0.5納秒，那么只要數(shù)據(jù)信號在 PCB走線上的延時(shí)不落后于選通信號0.5納秒之外，數(shù)據(jù)信號就能夠被正常讀取。因此，源同步總線的設(shè)計(jì)最主要取決于數(shù)據(jù)信號及選通信號（也就是源同步時(shí)鐘）傳輸延遲之間的差異。影響這個(gè)差異的因素很多，比如同步開關(guān)噪聲、走線 長度、傳輸線阻抗、信號完整性、緩沖器特性等等。圖8.4是

16、一個(gè)典型的源同步總線功能模塊示意圖，詳細(xì)描述了源同步時(shí)序的傳輸路徑，可以注意到，選通信號被用作接收端的邊沿時(shí)鐘觸發(fā)。驅(qū)動芯片的數(shù)據(jù)和選通信號由內(nèi)部電路提供，總線時(shí)鐘（bus clock）由鎖相環(huán)電路（PLL）產(chǎn)生，通常是系統(tǒng)時(shí)鐘的倍數(shù)。這個(gè)系統(tǒng)要能正常工作，就必須控制數(shù)據(jù)信號和選通信號的時(shí)序關(guān)系，滿足一定的建立和保持時(shí)間要求，也就是說選通信號要比數(shù)據(jù)信號延遲一定的時(shí)間。為了實(shí)現(xiàn)這個(gè)延遲， 可以采用多種方法。比如，有一種方法就是在第一個(gè)總線時(shí)鐘脈沖時(shí)發(fā)送數(shù)據(jù)信號，而在第二個(gè)脈沖發(fā)送選通信號，這就產(chǎn)生了一個(gè)時(shí)鐘周期的延時(shí)；還可以在時(shí)鐘的上升沿發(fā)送數(shù)據(jù)信號，在下降沿發(fā)送選通信號，這就保證了半個(gè)時(shí)鐘周

17、期的延時(shí)；更普遍的方法是利用延遲單元電路來實(shí)現(xiàn)這個(gè)目的，這樣可以根據(jù)設(shè)計(jì)者的目的，讓這個(gè)延時(shí)電路實(shí)現(xiàn)數(shù)據(jù)和選通信號之間的時(shí)序中國PCB技術(shù)網(wǎng)翻譯整理阿鳴偏移量，圖8.4中就是采用的這種方法。Recch vr ChipDIhlXl outputIo wSlrnbtDetavhBua <hKk/Kus (lockDriver ( hipSln>lxb In purfmm curvDIji Input from cvrr中國PCB技術(shù)網(wǎng)翻譯整理阿鳴中國PCB技術(shù)網(wǎng)翻譯整理阿鳴Figure 8.4:源冋步總線功能模塊示意圖理想的數(shù)據(jù)和選通信號之間的延時(shí)需要根據(jù)不同的電路設(shè)計(jì)來確定。一般對于

18、占空比為50%的數(shù)據(jù)信號傳輸來說，理想的偏移量是90度相位，圖8.5描述了一個(gè)典型的源同步總線中數(shù)據(jù)和選通信號的相互關(guān)系。中國PCB技術(shù)網(wǎng)翻譯整理阿鳴中國PCB技術(shù)網(wǎng)翻譯整理阿鳴Figure 8.5:源同步總線中數(shù)據(jù)的建立和保持時(shí)間中國PCB技術(shù)網(wǎng)翻譯整理阿鳴Bus cliK'kSlruhv at driwrDnia Hl driver51和卩Setup Margin（公式8.12）co data * fit data821.源同步時(shí)序方程推導(dǎo)源同步總線的時(shí)序方程，首先就是計(jì)算數(shù)據(jù)和選通信號的傳輸延遲之間的差異。圖8.6是一個(gè)簡單描述源同步總線的建立時(shí)序圖表，在這個(gè)特殊的例子中，每個(gè)數(shù)

19、據(jù)傳輸需要 經(jīng)過兩個(gè)時(shí)鐘脈沖，第一個(gè)脈沖發(fā)送數(shù)據(jù)信號，而第二個(gè)脈沖發(fā)送選通信號。和前面共同時(shí) 序分析一樣，接收器件的建立時(shí)間裕量和保持時(shí)間裕量都必須大于等于0才能讓系統(tǒng)正常工作。Strobe ul rcrt iverData ul receiver圖8.6:源同步時(shí)鐘總線的建立時(shí)序建立時(shí)間為了確定最終的時(shí)序方程，首先計(jì)算數(shù)據(jù)和選通信號的延時(shí):（公式8.13） strobe fflr Mrobe這里Tdelay是數(shù)據(jù)信號和選通信號之間的發(fā)送延時(shí)。將公式8.13減去8.12再和接收器件需要的建立時(shí)間要求相比就得出建立時(shí)間裕量的計(jì)算公式（8.14）:（公式 8.14） ctiry 伽（"曲

20、 卷詁令丁：.''_ 二衛(wèi).- jf.可式中Teo strobe是選通信號驅(qū)動芯片的時(shí)鐘到輸出延遲；Tfit strobe是選通信號從驅(qū)動端到接收端的傳輸延遲；Tco data是數(shù)據(jù)信號驅(qū)動芯片的時(shí)鐘到輸出延遲；Tflt data是數(shù)據(jù)信號的PCB傳輸延遲；Tdelay則是數(shù)據(jù)信號和選通信號被發(fā)送的延遲設(shè)定，在這個(gè)例子里這個(gè)延遲 假設(shè)為一個(gè)時(shí)鐘周期（圖8.6）。如果我們再做一些特殊的定義，這個(gè)時(shí)序方程可以進(jìn)一步被中國PCB技術(shù)網(wǎng)翻譯整理阿鳴簡化:（公式8.15）（T（公式8.16）Alt Jaritstinbe中國PCB技術(shù)網(wǎng)翻譯整理阿鳴%,即“valid before ” ,

21、指的是在選通信號發(fā)送之前，數(shù)據(jù)信號已經(jīng)有效存在的時(shí)間。TPCB skew是數(shù)據(jù)信號和選通信號的飛行時(shí)間之間的時(shí)序偏移。注意：這個(gè)時(shí)序偏移實(shí)際上包含了驅(qū)動芯片內(nèi)部輸出管腳到接收芯片內(nèi)部接收管腳之間的所有延遲，包括封裝、接插件以及其它所有可能引起一定延遲的參數(shù)，而不能被定義名所誤導(dǎo)，認(rèn)為單純是PCB走線引起的延時(shí)偏移。簡化后的建立時(shí)間裕量公式為（8.17）:（公式 8.17） /:'這里，Tvb是負(fù)值，這是因?yàn)闃?biāo)準(zhǔn)的計(jì)算數(shù)據(jù)和選通信號的時(shí)序偏移是用數(shù)據(jù)信號達(dá)到 時(shí)間減去選通信號到達(dá)時(shí)間，而一般來說，數(shù)據(jù)信號需要提前達(dá)到接收端，所以它們的時(shí)間相位差是負(fù)的。保持時(shí)間只是需要比較的延時(shí)是選通信號

22、和下計(jì)算保持時(shí)間的方法和建立時(shí)間的計(jì)算基本類似， 一個(gè)傳輸?shù)臄?shù)據(jù)信號。計(jì)算的公式如下（8.18）：（公式 8.18） ''hdlK! E'.jY? 0 K鈕疋力尹 _ 7皿" "iFT.口儲 W :旳保持時(shí)間的示意圖表可以參見圖8.7,同樣將公式8.19和8.16的定義代入即可得到簡化的計(jì)算公式。（8.19）；廣T+data co中國PCB技術(shù)網(wǎng)翻譯整理阿鳴中國PCB技術(shù)網(wǎng)翻譯整理阿鳴簡化的保持時(shí)間裕量計(jì)算公式（8.20）:hold - /卩R skew（8.20） /Tva 就是“ valid after，是指選通信號發(fā)送之后，數(shù)據(jù)信號依然有效持續(xù)

23、的時(shí)間。血u、Bus dCK'kStrobe M dritvrIhita ui driverStrobe m receiverData al receiver%圖/:! Hold MarginFigure 8.7:源同步時(shí)鐘總線的保持時(shí)序和前面強(qiáng)調(diào)的一樣，這里的Tpcb Skew包含了所有可能引起時(shí)序偏移的因素。8.2.2. 利用眼圖分析源同步時(shí)序方程一種簡單實(shí)用的圖形化分析時(shí)序的方法稱之為“眼圖”，圖8.8是一個(gè)理想的接收端數(shù)據(jù)及選通信號的眼圖，很容易可以看出，Tva和Tvb就是傳輸延時(shí)、保持/建立時(shí)間以及時(shí)序裕量的總和。這樣也可以得到另外一種排列形式的時(shí)序公式（公式8.21和公式8

24、.23），可以讓大家深入了解源同步系統(tǒng)的本質(zhì)。這兩個(gè)利用眼圖得到的時(shí)序公式和利用時(shí)序圖表得出的Figure 8.8:利用眼圖計(jì)算源同步總線的時(shí)序方程公式是等同的，經(jīng)過排列轉(zhuǎn)化，都可以得到最終的建立/保持裕量的計(jì)算公式（式 8.22和8.24）。唯一有所區(qū)別的是公式8.24中Tvb的和公式8.17中符號不同，之所以這里取相反的值（為正數(shù)值），是為了在眼圖中能更為方便地表述，其表征的涵義都是統(tǒng)一的。中國PCB技術(shù)網(wǎng)翻譯整理阿鳴(8.21)(8.22)holdPCB skew(8.23)Ab semp marm + Aettip + PCB skewsetup margin (8.24)環(huán)CB sk

25、e1va i 'hold nuirgin + huld + PCB skew中國PCB技術(shù)網(wǎng)翻譯整理阿鳴中國PCB技術(shù)網(wǎng)翻譯整理阿鳴大拇指規(guī)則：源同步總線時(shí)序z 理論上沒有最高總線速度限制。z 總線的速度受數(shù)據(jù)信號與選通信號之間的延時(shí)影響。從而在一定程度上限制源同步總線的速z 一些非理想的因素會產(chǎn)生意外的時(shí)序偏移, 度。z 飛行時(shí)間不會影響源同步時(shí)鐘信號的傳輸。z 選通信號和數(shù)據(jù)信號采用同樣方式走線較為有利，將最大程度上減小彼此之間的時(shí)序偏移。特別要注意：本書里提到的各種因素都會對信號的延時(shí)或者時(shí)序偏移產(chǎn)生影響，比如SSN （同步開關(guān)噪聲）、非理想回流路徑、阻抗不連續(xù)、ISI（Inte

26、r-Symbol Interferenee）、連接器、封裝以及其它各種各樣的非理想的情況。這些在進(jìn)行模擬分析的時(shí)候都必須要考慮到。8.2.3. 可選擇的源同步設(shè)計(jì)方案可供選擇的源同步系統(tǒng)設(shè)計(jì)方案有好幾種，這些技術(shù)大多數(shù)是利用加倍系統(tǒng)時(shí)鐘的方法來達(dá)到提升總線時(shí)鐘的目的。圖8.9就是其中一種設(shè)計(jì)方案，它數(shù)據(jù)總線的觸發(fā)時(shí)鐘是系統(tǒng)時(shí)鐘的兩倍，還利用了雙選通信號的技術(shù)。具體的表現(xiàn)為：數(shù)據(jù)信號由系統(tǒng)時(shí)鐘的上升沿發(fā) 送，而利用下降沿發(fā)送選通信號，而選通信號是雙重的（差分形式），就依次利用 STB （選通信號）和STB_N （反相選通信號）的上升沿來進(jìn)行數(shù)據(jù)的讀取。也就是說，第一個(gè)數(shù)據(jù)由 STB的上升沿觸發(fā)讀

27、取，而第二個(gè)數(shù)據(jù)就由STB_N的上升沿讀取，時(shí)序的計(jì)算方法同樣可以利用8.2.1小節(jié)中的源同步時(shí)序方程，這里不作推導(dǎo)。囂料住m chK'kHus thkkSTBIArSTK_> IhrDataClHrSTBKvrS I B X0r RvrDataC*R%rHold MarginSetup Margin 斗Figure 8.9: 種可選的源同步總線設(shè)計(jì)方案8.3. 可選的總線數(shù)據(jù)傳輸技術(shù)隨著速度的不斷提高， 源同步時(shí)序系統(tǒng)的實(shí)現(xiàn)也變得越來越困難，尤其是在時(shí)序延遲的控制上面。諸如同步開關(guān)噪聲、非理想回路、碼間干擾（ISI）、串?dāng)_等非理想效應(yīng)都會顯著地影響時(shí)序，此外，每經(jīng)過一個(gè)插槽或連接器，都會增加一個(gè)不確定的變化因素。前面提到 過，只有保證數(shù)據(jù)信號和選通信號的傳輸路徑完全一樣（至少