2.4.2 串行輸入并行輸出_第1頁(yè)
2.4.2 串行輸入并行輸出_第2頁(yè)
2.4.2 串行輸入并行輸出_第3頁(yè)
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1、2.4.2 串行出入并行輸出寄存器實(shí)驗(yàn)1.步驟：（1）新建工程SHIFT8（2）新建VHDL文件SHIFT.vhd，編寫(xiě)程序如下：-串行輸入并行輸出寄存器:SHIFT8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.all;ENTITY Shift8 IS PORT( DI ,CLK : IN STD_LOGIC; DOUT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY Shift8;ARCHITECTURE BEHA OF SHIFT8 IS SIGNAL TMP : STD_LOGIC_VECTOR(7 DOW

2、NTO 0); BEGIN PROCESS(CLK) BEGIN IF(CLK'EVENT AND CLK='1') THEN TMP(7)<=DI; FOR I IN 1 TO 7 LOOP TMP(7-I)<=TMP(8-I); END LOOP; END IF; END PROCESS; DOUT<=TMP;END ARCHITECTURE BEHA;（3）保存后編譯；（4）新建波形圖SHIFT8.vwf，編輯輸入波形；（5）進(jìn)行功能仿真；（6）進(jìn)行時(shí)序仿真；（7）資源分配；（8）編譯后，生成可以配置到CPLD的POF文件。2.功能仿真結(jié)果及分析：輸入：DI為串行輸入信號(hào)輸出：DOUT7：0為并行輸出信號(hào)控制：CLK為時(shí)鐘信號(hào)（1） 功能仿真 波形分析 ：DI串行輸入“01010101” DOUT0：7并行輸出“01010101” 因此，該設(shè)計(jì)能夠?qū)崿F(xiàn)串行輸出并行輸出的功能。（2）時(shí)序仿真

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