實(shí)驗(yàn)一、ModelSim與QuartusII的結(jié)合

1、實(shí)驗(yàn)一、ModelSim與QuartusII的結(jié)合一、實(shí)驗(yàn)?zāi)康?學(xué)習(xí)設(shè)置從Quartus II中運(yùn)行ModelSim。2學(xué)習(xí)使用ModelSim進(jìn)行功能仿真。3熟悉ModelSim軟件。4熟悉Verilog硬件描述語(yǔ)言。二、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)通過(guò)設(shè)計(jì)一個(gè)4位計(jì)數(shù)器學(xué)習(xí)設(shè)置從Quartus II中運(yùn)行ModelSim，學(xué)習(xí)使用ModelSim進(jìn)行功能仿真和熟悉ModelSim軟件及Verilog硬件描述語(yǔ)言。三、實(shí)驗(yàn)步驟1打開(kāi)Quartus II 5.0軟件，選擇File | New Project Wizard新建一個(gè)工程，在進(jìn)入選擇其他EDA工具對(duì)話框時(shí)與前面實(shí)驗(yàn)不同，這里選擇“EDA simu

2、lation tool”中的“ModelSim（Verilog）”項(xiàng)和下面的“Run this tool automatically after compilation”。如圖11所示。最后完成工程建立。圖11 選擇EDA仿真工具M(jìn)odelSim(Verilog)2在該工程文件下新建頂層設(shè)計(jì)文件“count4.v”的源代碼如下所示。module count4(clk,reset,out); /4位計(jì)數(shù)器模塊 input clk,reset; output3:0 out; reg3:0 out;always (posedge clk) begin if (reset) out<=0; el

3、se out<=out+1; endendmoduleModelSim仿真用到的測(cè)試文件“count_tp.v”源碼為：（注意，該文件不加入工程中）timescale 1ns/1ns /定義時(shí)延單位1ns和時(shí)延精度為1ns（即精確到1ns）module count_tp; /測(cè)試模塊 reg clk,reset; /輸入激勵(lì)信號(hào)定義為reg型 wire3:0 out; /輸出信號(hào)定義為wire型 parameter DELY=100; count4 mycount(.clk(clk),.reset(reset),.out(out); /調(diào)用測(cè)試對(duì)象count4 always #(DELY

4、/2) clk=clk; /產(chǎn)生時(shí)鐘波形 initial /激勵(lì)波形定義 begin clk=0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end initial $monitor($time,"clk=%d reset=%d out=%d",clk,reset,out);/結(jié)果顯示endmodule3為ModelSim仿真設(shè)置參數(shù)。選擇Assignments | EDA Tool Settings，選擇左欄的“Simulation”，如圖12所示。“ModelSim（Verilog）”和下面的“

5、Run this tool”是我們建立工程時(shí)設(shè)置的結(jié)果。如果那時(shí)沒(méi)設(shè)置現(xiàn)在可以設(shè)置。注意“Generate netlist for function simulation only”選項(xiàng)決定是功能仿真還是時(shí)序仿真。這里沒(méi)選，是功能仿真。然后，我們單擊下方的“More Settings”按鈕，彈出“More Settings”對(duì)話框如圖13所示。選擇“Test Bench mode”，選擇測(cè)試文件“count_tp.v”并輸入測(cè)試模塊名稱“count_tp”。都在我們新建工程文件夾下，設(shè)置測(cè)試時(shí)間為3us，單擊OK。完成設(shè)置。圖12 ModelSim仿真參數(shù)設(shè)置圖13 選擇測(cè)試文件4進(jìn)行編譯，并

6、會(huì)自動(dòng)調(diào)用ModelSim進(jìn)行仿真。選擇Tools | Compiler Tool，開(kāi)始編譯，我們會(huì)發(fā)現(xiàn)QuartusII狀態(tài)欄多出兩項(xiàng)“EDA Netlist Writer”和“EDA Simulation Tool”。如圖14所示。圖14 狀態(tài)欄顯示運(yùn)行ModelSim后會(huì)彈出“Finish Vsim”對(duì)話框，單擊“否”。如圖15所示。圖15 進(jìn)入ModelSim進(jìn)入ModelSim環(huán)境，選擇“View | Debug Windows”打開(kāi)“Objects”、“Wave”、“l(fā)ist”窗口。觀察“Wave”窗口波形如圖16所示。用“放大”、“縮小”可以方便觀看波形。雙擊“Wave”波形窗口中