江南大學(xué)微電子電子設(shè)計自動化第2章201209

1、幻燈片1第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述2.2 復(fù)雜可編程邏輯器件(CPLD2.3 現(xiàn)場可編程門陣列(FPGA2.4 在系統(tǒng)可編程(ISP邏輯器件2.5 FPGA和CPLD 的開發(fā)應(yīng)用選擇 幻燈片2第二章 大規(guī)模可編程邏輯器件 2.1 可編程邏輯器件概述ASIC 的出現(xiàn)降低了產(chǎn)品的生產(chǎn)成本，提高了系統(tǒng)的可靠性，減少了產(chǎn)品的物理尺寸，但是 ASIC 芯片都必須到IC 廠家去加工制造才能完成， 設(shè)計制造周期長，且一旦有了錯誤，需重新修改設(shè)計和制造，成本和時間大大增加。 硬件工程師希望有一種更靈活的設(shè)計方法，根據(jù)需要，在實驗室就能設(shè)計、更改大規(guī)模數(shù)字邏輯，研制自己的ASIC 芯

2、片并馬上投入使用，而且可反復(fù)編程，修改錯誤，大大方便設(shè)計者。這就是可編程邏輯器件提出的基本思想?；脽羝?第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述可編程邏輯器件PLD ( Programmable Logic Device是允許用戶編程(配置 實現(xiàn)所需邏輯功能的電路。它與分立元件相比，具有速度快、容量大、功耗小和可靠性高等優(yōu)點。和大規(guī)模專用集成電路相比，有研制周期短、先期投資少，修改邏輯設(shè)計方便、小批量生產(chǎn)成本低等優(yōu)點。不久的將來可能將全部取代分立數(shù)字元件，目前一些數(shù)字集成電路生產(chǎn)廠商已經(jīng)停止了分立數(shù)字集成電路的生產(chǎn)。 幻燈片4第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概

3、述PLD 的發(fā)展歷程 早期的可編程邏輯器件只有可編程只讀存貯器(PROM、 紫外線可擦除只讀存貯器(EPROM和電可擦除只讀存貯器(EEPROM 三種。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能?；脽羝?第二章 大規(guī)模可編程邏輯器件輸入項 A B C D(乘積項P P P P (或項A B D(a 與門表示法2.1 可編程邏輯器件概述幻燈片6 P P 1P 3P 4F P 1 P 3P 4(b 或門表示法第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述最早出現(xiàn)的PLD 就是可編程只讀存儲器PROM 。它是由固定連接的“與”陣列和可編程的“或”陣列組成。 PROM 缺點：由于與陣列是固

4、定的，不能編程，靈活性較差。而大多數(shù)邏輯函數(shù)不需要使用輸入的全部可能組合，這就使得PROM 的與陣列不能充分利用，造成浪費。為了增大芯片的容量，與門陣列可以做的很大，但陣列愈大，開關(guān)延遲時間愈長，速度較慢。 幻燈片7第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD，它能夠完成各種數(shù)字邏輯功能。典型的PLD 由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與-或”表達(dá)式來描述，所以，PLD 能以乘積和的形式完成大量的組合邏輯功能。 幻燈片8第二章 大規(guī)模可編程邏輯器件 2.1 可編程邏輯器件概述PLA 中

5、包含一個可編程連接的“與”矩陣和一個可編程連接的“或”矩陣，為了減小陣列規(guī) 模，提高器件速度，與門陣列不采用全譯碼式，與門個數(shù)小于2n （n 為輸入項數(shù)）。 幻燈片9第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述上圖右邊實現(xiàn)的邏輯函數(shù)如下：O 0=I 0I 1I 2+I 1I 2O 1=I 0I 1I 2+I 0I 1I 2+I 0I 1I 2O 2=I 0I 1I 2+I 1I 2PLA 器件對于邏輯功能的處理比較靈活，但處理邏輯功能較簡單的電路時比較浪費資源，相應(yīng)的編程工具花費也較大。因此在PLA 器件的基礎(chǔ)上，發(fā)展了PAL 器件和GAL 等PLD 器件。 幻燈片10第二章 大規(guī)模

6、可編程邏輯器件2.1 可編程邏輯器件概述PAL 由一個可編程的“與”陣列和一個固定的“或”陣列構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。PAL 器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術(shù)、EPROM 技術(shù)和EEPROM 技術(shù)。 幻燈片11第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述在PAL 的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL ( Generic Array LogicGAL 是基本PAL 結(jié)構(gòu)的增強型器件，具有與PAL 器件相同的基本結(jié)構(gòu)形式，既采用可編程“與”矩陣及固定的“或”矩陣結(jié)構(gòu)，但是編程方式不同。GAL 有如下優(yōu)點1 采用CMOS 的浮柵工藝；可以重復(fù)

7、編程由于采用CMOS 工藝而使器件速度提高，功耗下降具有不揮發(fā)性，在器件掉電后不必對GAL 器件重新編程有一種“安全保護(hù)單元”，允許對GAL 器件實現(xiàn)安全保護(hù)2 采用了一種可編程輸出邏輯宏單元OLMC ( Output Logic Macro Cell。 幻燈片12第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述GAL 是基本 PAL 結(jié)構(gòu)的增強型器件，具有輸出邏輯宏單元 時鐘I /O 控制模塊O1預(yù)置位D CK Q C清零O2O3O4F1F2F3反饋幻燈片13第二章 大規(guī)模可編程邏輯器件2.1 可編程邏輯器件概述這些早期的PLD 器件的一個共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但

8、其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路。為了彌補這一缺陷，20世紀(jì)80年代中期。 Altera和Xilinx 分別推出了類似于PAL 結(jié)構(gòu)的 CPLD ( Complex Programmable Logic Device和與標(biāo)準(zhǔn)門陣列類似的FPGA(FieldProgrammable Gate Array ，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。幾乎所有應(yīng)用門陣列、PLD 和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA 和CPLD 器件。 幻燈片14第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述注：不同廠家的叫法不盡相同， Xilinx 把基于查

9、找表技術(shù)，SRAM 工藝，要外掛配置用的EEPROM 的PLD 叫FPGA ； 把基于乘積項技術(shù)，F(xiàn)lash （類似EEPROM 工藝）工藝的PLD 叫CPLD ；Altera 把自己的PLD 產(chǎn)品：MAX 系列（乘積項技術(shù)，EEPROM 工藝），F(xiàn)LEX 系列（查找表技術(shù)，SRAM 工藝）都叫作CPLD ，即復(fù)雜PLD(Complex PLD，由于FLEX 系列也是SRAM 工藝，基于查找表技術(shù)，要外掛配置用的EPROM ，用法和Xilinx 的FPGA 一樣，所以很多人把Altera 的FLEX 系列產(chǎn)品也叫做FPGA 。 幻燈片15第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述

10、 幻燈片16第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述部分PLD 公司的網(wǎng)址：ALTERA: XILINX: ATMEL: CYPRESS: LATTICE: ACTEL: QUICKLOGIC: 幻燈片17第二章 大規(guī)模可編程邏輯器件 2.1 可編程邏輯器件概述表2.1 Altera 系列產(chǎn)品主要性能 幻燈片18第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述表2.2 Xilinx 系列產(chǎn)品主要性能 幻燈片19第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述表2.3 Lattice系列產(chǎn)品主要性能 幻燈片20第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述 P

11、LD 的種類及分類方法PLD 的分類方法較多，也不統(tǒng)一，下面簡單介紹3種。1、從互連結(jié)構(gòu)上分2、從可編程特性上分3、從編程元件上分幻燈片21第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述 從互連結(jié)構(gòu)上分類從互連結(jié)構(gòu)上可將PLD 分為確定型和統(tǒng)計型兩類。確定型PLD 提供的互連結(jié)構(gòu)每次用相同的互連線實現(xiàn)布線，所以，這類PLD 的定時特性常常可以從數(shù)據(jù)手冊上查閱而事先確定。這類PLD 是由PROM 結(jié)構(gòu)演變而來的，目前除了FPGA 器件外，基本上都屬于這一類結(jié)構(gòu)。統(tǒng)計型結(jié)構(gòu)是指設(shè)計系統(tǒng)每次執(zhí)行相同的功能，卻能給出不同的布線模式，一般無法確切地預(yù)知線路的延時。所以，設(shè)計系統(tǒng)必須允許設(shè)計者提出

12、約束條件，如關(guān)鍵路徑的延時和關(guān)聯(lián)信號的延時差等。這類器件的典型代表是FPGA 系列。 幻燈片22第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述 從可編程特性上分類 從可編程特性上可將PLD 分為一次可編程和重復(fù)可編程兩類。一次可編程的典型產(chǎn)品是PROM 、PAL 和熔絲型FPGA ，其他大多是重復(fù)可編程的。其中，用紫外線擦除的產(chǎn)品的編程次數(shù)一般在幾十次的量級，采用電擦除方式的產(chǎn)品的編程的次數(shù)稍多些，采用E2CMOS 工藝的產(chǎn)品，擦寫次數(shù)可達(dá)上千次，而采用SRAM(靜態(tài)隨機存取存儲器 結(jié)構(gòu)，則被認(rèn)為可實現(xiàn)無限次的編程。 幻燈片23第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述

13、從可編程器件的編程元件上分類 最早的PLD 器件(如PAL 大多是TTL 工藝，但后來的PLD 器件( 如GAL 、EPLD 、FPGA 及pLSI/ISP器件 都采用MOS 工藝(如NMOS 、CMOS 、 E2CMOS 等 。目前，一般有下列5種編程元件： 熔絲型開關(guān)(一次可編程，要求大電流 ； 可編程低阻電路元件(多次可編程，要求中電壓 ； EPROM的編程元件(需要有石英窗口，紫外線擦除 ； EEPROM的編程元件； 基于SRAM 的編程元件?；脽羝?4第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述下面介紹幾種可編程元件的編程原理。1、熔絲和反熔絲元件的編程原理最早的可編程邏輯

14、器件采用熔絲編程方式。熔絲編程元件的原理圖如下圖所示。其中，每個存儲元件由一只三極管和串在發(fā)射極的熔絲組成。三極管的be 相當(dāng)于接在字線與位線之間的二極管。 幻燈片25第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述 VCCA 0 A n 熔絲元件原理圖幻燈片26第二章 大規(guī)?？删幊踢壿嬈骷?.1 可編程邏輯器件概述編程時，如果需要某處存放信息“0”，則只要按地址提供一定的脈沖電流，將該處熔絲燒斷即可。而未熔斷熔絲的地方即表示存放了信息“1”。采用熔絲編程工藝的PLD 有PROM 、PAL 、EPLD 及FPGA 的一部分產(chǎn)品。這種編程方式速度較高，但功耗大。它的主要缺點是熔絲燒斷后不

15、能恢復(fù)，因此只能一次性編程，不能重復(fù)編程位線和修改。一次性編程的PLD 不適宜在系統(tǒng)的研制、開發(fā)和實驗階段使用。另外，熔絲元件要留出較大的保護(hù)空間，因此占用芯片的面積也比較大。 幻燈片27第二章 大規(guī)模可編程邏輯器件 2.1 可編程邏輯器件概述反熔絲元件克服了熔絲元件的缺點，它通過擊穿介質(zhì)達(dá)到連通線路的目的。下圖為PLICE 反熔絲元件結(jié)構(gòu)原理圖。PLICE 反熔絲生長在N+擴散層和多晶硅之間的介質(zhì)上，其生產(chǎn)工藝和 CMOS 、雙極型工藝兼容。PLICE 介質(zhì)未編程時呈現(xiàn)高阻抗，當(dāng)加上18V 編程電壓后介質(zhì)被擊穿，其兩旁的導(dǎo)電材料連通，接通電阻小于1k 。反熔絲在硅片上只占一個通孔的面積，在一

16、個2000門的器件中，可以設(shè)置186000個反熔絲，因此反熔絲占用硅片面積小，對提高芯片的集成密度很有利。幻燈片28第二章 大規(guī)模可編程邏輯器件2.1 可編程邏輯器件概述 反熔絲元件結(jié)構(gòu)原理圖 幻燈片29第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述 2、浮柵編程技術(shù) 紫外線擦除、電編程的EPROM, 電擦除、電編程的E2PROM 和快閃存儲單元都采用了浮柵編程技術(shù)。EPROM 的存儲單元采用浮柵雪崩注入MOS 管(FAMOS管 或疊柵注入MOS 管(SIMOS管 。下圖是浮柵雪崩注入MOS 管示意圖，它是一個P 溝道增強型MOS 管，但柵極完全被SiO 隔離，處于浮置狀態(tài)，因此稱“

17、浮置柵”。浮柵上原本不帶電，因此漏源之間沒有導(dǎo)電溝道，浮柵管完全呈截止?fàn)顟B(tài)。 幻燈片30第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述 浮置柵DSEPROM 浮柵管(FAMOS管 的結(jié)構(gòu)與符號幻燈片31第二章 大規(guī)模可編程邏輯器件2.1 可編程邏輯器件概述當(dāng)漏源之間加上很高的負(fù)電壓(通常為-45V 左右 時, 則可使漏極與襯底之間的PN 結(jié)發(fā)生雪崩擊穿, 耗盡區(qū)內(nèi)的電子在強電場作用下以高速從漏極的P+區(qū)向外射出, 使部分電子穿過SiO2層到達(dá)浮柵, 形成浮柵存儲電荷。漏源間負(fù)高壓去掉后，由于浮柵上的電荷沒有放電通路，所以能長期保存下來，并在漏源之間建立導(dǎo)電溝道,FAMOS 管導(dǎo)通,

18、因而達(dá)到編程目的。擦除EPROM 的方法是將器件放在紫外光處照射(1020分鐘, 浮柵中的電子獲得足夠能量穿過SiO2層回到襯底中,FAMOS 管又恢復(fù)到截止?fàn)顟B(tài), 從而將編程信息全部擦去。 幻燈片32第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述 3、靜態(tài)存儲器 SRAM 方式使用靜態(tài)存儲器SRAM 存儲邏輯配置數(shù)據(jù)，稱配置存儲器。目前 Xilinx 公司生產(chǎn)的FPGA 主要采用這種編程結(jié)構(gòu)。SRAM 基本單元如下圖所示。它由兩個 CMOS 互耦反相器和一個MOS 開關(guān)管V 組成?；脽羝?3第二章 大規(guī)模可編程邏輯器件2.1 可編程邏輯器件概述QXilinx 公司的SRAM 結(jié)構(gòu)

19、幻燈片34第二章 大規(guī)?？删幊踢壿嬈骷?2.1 可編程邏輯器件概述配置數(shù)據(jù)寫入時，MOS 開關(guān)管導(dǎo)通，寫入配置數(shù)據(jù)(0或1 。在工作狀態(tài)下，MOS 開關(guān)管處于截止?fàn)顟B(tài)，配置單元的數(shù)據(jù)從反相器的Q 端讀出。無論存儲0 或1，其輸出端處于低阻狀態(tài)，若使?fàn)顟B(tài)發(fā)生翻轉(zhuǎn)需要很大的電流，因此這種SRAM 結(jié)構(gòu)具有很強的抗干擾性。這種SRAM 結(jié)構(gòu)與其它組成方法相比，具有高密度、高速度和高可靠性，同時這種存儲單元的特殊設(shè)計，還使它具有很高的穩(wěn)定性，即在最壞的供電條件下，也能正常工作。 第一節(jié)最后一張幻燈片35第二章 大規(guī)模可編程邏輯器件2.2 復(fù)雜可編程邏輯器件CPLD 2.2.1 CPLD的基本結(jié)構(gòu)早期的

20、CPLD 主要用來替代PAL 器件，所以其結(jié)構(gòu)與PAL 、GAL 基本相同，采用了可編程的與陣列和固定的或陣列結(jié)構(gòu)。再加上一個全局共享的可編程與陣列，把多個宏單元連接起來，并增加了I/O控制模塊的數(shù)量和功能。可以把CPLD 的基本結(jié)構(gòu)看成由邏輯陣列宏單元和I/O控制模塊兩部分組成。 幻燈片36第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD 1邏輯陣列宏單元 在較早的CPLD 中，由結(jié)構(gòu)相同的邏輯陣列組成宏單元模塊。一個邏輯陣列單元的基本結(jié)構(gòu)如圖2.1所示。 輸入項由專用輸入端和I/O端組成，而來自I/O端口的輸入項，可通過 I/O結(jié)構(gòu)控制模塊的反饋選擇，可以是I/O端信號的直

21、接輸入，也可以是本單元輸出的內(nèi)部反饋。所有輸入項都經(jīng)過緩沖器驅(qū)動，并輸出其輸入的原碼及補碼。圖2.1中所有豎線為邏輯單元陣列的輸入線，每個單元各有9條橫向線，稱為積項線(或稱為乘積項 。在每條輸入線和積項線的交叉處設(shè)有一個EPROM 單元進(jìn)行編程，以實現(xiàn)輸入項與乘積項的連接關(guān)系，這樣使得邏輯陣列中的與陣列是可編程的。其中，8條積項線用作或門的輸入，構(gòu)成一個具有個積項和的組合邏輯輸出；另一條積項線 (OE線 連到本單元的三態(tài)輸出緩沖器的控制端，以控制I/O端作輸出、輸入或雙向輸出等工作方式?；脽羝?7第二章 大規(guī)?？删幊踢壿嬈骷?.2 復(fù)雜可編程邏輯器件CPLD OE 積項線時鐘專用輸入端I/O

22、端圖2.1 邏輯陣列單元結(jié)構(gòu)圖 幻燈片38第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD在基本結(jié)構(gòu)中，每個或門有固定乘積項(8 個 ，也就是說，邏輯陣列單元中的或陣列是固定的、不可編程的，因而這種結(jié)構(gòu)的靈活性差。據(jù)統(tǒng)計，實際工作中常用到的組合邏輯，約有70% 是只含3 個乘積項及3個以下的積項和。另一方面，對遇到復(fù)雜的組合邏輯所需的乘積項可能超過8 個，這又要用兩個或多個邏輯單元來實現(xiàn)。器件的資源利用率不高。為此，目前的CPLD 在邏輯陣列單元結(jié)構(gòu)方面作了很大改進(jìn)，下面討論幾種改進(jìn)的結(jié)構(gòu)形式?；脽羝?9第二章 大規(guī)模可編程邏輯器件2.2 復(fù)雜可編程邏輯器件CPLD1 乘積項數(shù)

23、目不同的邏輯陣列單元圖2.2所示是一個具有12個專用輸入端和10個I/O端的CPLD ，共有10個邏輯陣列單元，分成5個邏輯單元對，各對分別由不同數(shù)量的乘積項組成。由圖2.2可見，中間的邏輯單元對可實現(xiàn)16個積項和的組合邏輯輸出，最外側(cè)的邏輯單元對由8個乘積項組成，其余3對分別由10、12、14個乘積項組成，從而可實現(xiàn)更為復(fù)雜的邏輯功能。各邏輯單元中另有一條積項線作輸出三態(tài)緩沖器的控制。 幻燈片40第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD (DIP,SMT I/O(20, 24 幻燈片41第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD2 具有兩個或項輸

24、出的邏輯陣列單元 圖2.3是具有兩個固定積項和輸出的CPLD 的結(jié)構(gòu)圖。由圖可見，每個單元中含有兩個或項 輸出，而每個或項均有固定的4個乘積項輸入。為提高內(nèi)部各或項的利用率，每個或項的輸出均先送到一個由 EPROM 單元可編程控制的1分2選擇電路， 即陣列單元中上面的或項輸出由選擇電路控制，既可輸送到本單元中第2級或門的輸入端，也可饋送到相鄰的下一個陣列 單元第2級或門的輸入端； 幻燈片42第二章 大規(guī)模可編程邏輯器件2.2 復(fù)雜可編程邏輯器件CPLD 同樣，陣列單元中下面的或項輸出由選擇電路控制，可直接送到本單元第2級或門的輸入端，也可饋送到相鄰的前一個陣列單元中的第2級或門輸入端，使本單元

25、不用的或項放到另一單元中發(fā)揮其作用。因而每個邏輯陣列單元又可共享相鄰單元中的乘積項，使每個陣列可具有4、8、12和16四種組合的積項和輸出，甚至本單元中的兩個或項都可用于相鄰的兩個單元中。這樣，既提高了器件內(nèi)部各單元的利用率，又可實現(xiàn)更為復(fù)雜的邏輯功能。 幻燈片43第二章 大規(guī)模可編程邏輯器件 2.2 復(fù)雜可編程邏輯器件CPLD 輸入端幻燈片44第二章 大規(guī)?？删幊踢壿嬈骷?.2 復(fù)雜可編程邏輯器件CPLD 2. I/O控制模塊CPLD中的I/O控制模塊，根據(jù)器件的類型和功能不同，可有各種不同的結(jié)構(gòu)形式，但基本上每個模塊都由輸出極性轉(zhuǎn)換電路、觸發(fā)器和輸出三態(tài)緩沖器三部分及與它們相關(guān)的選擇電路所

26、組成。下面介紹在CPLD 中廣泛采用的幾種I/O控制模塊。1 與PAL 器件相兼容的I/O模塊如圖2.4所示，可編程邏輯陣列中每個邏輯陣列邏輯單元的輸出都通過一個獨立的I/O控制模塊接到I/O端，通過I/O控制模塊的選擇實現(xiàn)不同的輸出方式。根據(jù)編程選擇，各模塊可實現(xiàn)組合邏輯輸出和寄存器輸出方式。 幻燈片45第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD 由可編程邏輯陣列來幻燈片46第二章 大規(guī)?？删幊踢壿嬈骷?.2 復(fù)雜可編程邏輯器件CPLD2 與GAL 器件相兼容的I/O模塊輸出宏單元如圖2.5所示，從邏輯陣列單元輸出的積項和首先送到輸出宏單元(OMCOutput Macr

27、o Cell 的輸出極性選擇電路，由EPROM 單元構(gòu)成的可編程控制位來選擇該輸出極性(原碼或它的補碼 。每個OMC 中還有由EPROM 單元構(gòu)成的兩個結(jié)構(gòu)控制位，根據(jù)構(gòu)形單元表，OMC 可實現(xiàn)如圖2.6所示的4種不同的工作方式。 幻燈片47第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD時鐘I /O 控制模塊O1預(yù)置位D CKQ C 清零O2O3O4F1F2F3反饋 幻燈片48第二章 大規(guī)模可編程邏輯器件 2.2 復(fù)雜可編程邏輯器件CPLD SP AR CLKQSCLRS1寄存器輸出雙向I /O (組合方式S固定輸出固定輸入F(I幻燈片49第二章 大規(guī)?？删幊踢壿嬈骷?.2

28、復(fù)雜可編程邏輯器件CPLD 3 觸發(fā)器可編程的I/O模塊為了進(jìn)一步改善I/O控制模塊的功能，對I/O模塊中的觸發(fā)器電路進(jìn)行改進(jìn)并由EPROM 單元進(jìn)行編程，可實現(xiàn)不同類型的觸發(fā)器結(jié)構(gòu)，即D 、T 、JK 、RS 等類型的觸發(fā)器，如圖2.7所示。這種改進(jìn)的I/O控制模塊，可組合成高達(dá)50種的電路結(jié)構(gòu)。 幻燈片50第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD I/O幻燈片51第二章 大規(guī)?？删幊踢壿嬈骷?.2 復(fù)雜可編程邏輯器件CPLD4 具有兩路積項和輸入與兩個觸發(fā)器結(jié)構(gòu)的I/O控制模塊如圖2.8所示，模塊中兩個觸發(fā)器可獨立地反饋回邏輯陣列。由于這種結(jié)構(gòu)的靈活性，可使觸發(fā)器成

29、為“內(nèi)藏(Burried”工作方式，而且，它具有更多的觸發(fā)器，很容易實現(xiàn)更為復(fù)雜的狀態(tài)機功能。 幻燈片52第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD 去邏輯陣列ENAB LE SP D CSP D C輸出選擇邏輯陣列來S1CLK1AR1S2CLK2AR2I /O 幻燈片53第二章 大規(guī)?？删幊踢壿嬈骷?2.2 復(fù)雜可編程邏輯器件CPLD 2.2.2 Altera 公司的器件產(chǎn)品 Altera 公司的產(chǎn)品在我國有較多的用戶，如EP220、EP224 、EP6010、EP1810等經(jīng)典產(chǎn)品應(yīng)用頗廣。后來推出的EPM 系列和EPF 系列的集成度更是大大提高，品種多樣，性能優(yōu)越。

30、 幻燈片54第二章 大規(guī)?？删幊踢壿嬈骷?.2 復(fù)雜可編程邏輯器件CPLD FLEX10K 系列器件FLEX10K 系列器件是高密度陣列嵌入式可編程邏輯器件系列。這類器件最大可達(dá)10萬個典型門，5392個寄存器；采用0.5 m CMOS SRAM工藝制造；具有在系統(tǒng)可配置特性；在所有I/O端口中有輸入/輸出寄存器；3.3 V或5.0 V工作模式；由Altera 公司的MAX+plus開發(fā)系統(tǒng)提供軟件支持，可在PC 機或工作站上運行?；脽羝?5第二章 大規(guī)模可編程邏輯器件每個FLEX10K 器件包含一個實現(xiàn)存儲和專用邏輯功能的嵌入陣列和一個實現(xiàn)一般邏輯的邏輯陣列。嵌入陣列和邏輯陣列的結(jié)合提供了嵌

31、入式門陣列的高性能和高密度，可以使設(shè)計者在某個器件上實現(xiàn)一個完整的系統(tǒng)。嵌入陣列由一系列嵌入陣列塊(EAB構(gòu)成。實現(xiàn)存儲功能時，每個EAB 提供2048比特，可以用來完成RAM 、ROM 、雙口RAM 或者FIFO 功能。實現(xiàn)邏輯功能時，每個EAB 可以提供100600門以實現(xiàn)復(fù)雜的邏輯功能，如實現(xiàn)乘法器、微控制器、狀態(tài)機和DSP(數(shù)字信號處理 功能。EAB 可以單獨使用或多個EAB 聯(lián)合使用以實現(xiàn)更強的功能。 幻燈片56第二章 大規(guī)?？删幊踢壿嬈骷?邏輯陣列由邏輯塊LAB 構(gòu)成。每個LAB 包含8個邏輯單元和一個局部連接。一個邏輯單元有一個4輸入查找表、一個可編程觸發(fā)器和一個實現(xiàn)進(jìn)位和級聯(lián)功

32、能的專用信號路徑。 LAB 中的8個邏輯單元可用來產(chǎn)生中規(guī)模邏輯塊，比如8 比特計數(shù)器、地址譯碼器或狀態(tài)機，或者通過邏輯陣列塊結(jié)合產(chǎn)生更大的邏輯塊。每個邏輯陣列塊代表大約96個可用邏輯門?；脽羝?7第二章 大規(guī)?？删幊踢壿嬈骷﨔LEX10K 內(nèi)部的信號連接以及與器件管腳的信號連接由快速互連通道完成。快速互連通道是快速的且連續(xù)的運行于整個器件行和列的通道。每個I/O管腳由位于快速通道互連的每個行、列兩端的I/O單元(IOE輸入。每個IOE 包含一個雙向I/O緩沖器和一個觸發(fā)器。這個觸發(fā)器可用作數(shù)據(jù)輸入、輸出或雙向信號的輸出或輸入寄存器。和專用時鐘引腳連用時，這些寄存器提供附加的性能。輸入時，提供

33、4.2 ns的建立時間和0 ns的保持時間；輸出時，這些寄存器提供6.7 ns的保持時間。IOE 提供各種功能，比如JTAG BST支持、電壓擺率控制、三態(tài)緩沖器及開漏輸出等。 幻燈片58第二章 大規(guī)模可編程邏輯器件 嵌入陣列塊(EABI/O單元(IOE邏輯陣列列連線帶EAB邏輯陣列塊. . .行連線帶邏輯單元(LEEAB局部連線. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 邏輯單元嵌入陣列 幻燈片59第二章 大規(guī)?？删幊踢壿嬈骷?1 嵌入陣列塊(EAB 嵌入陣列塊是一種在輸入、輸出端口上帶有寄存器的靈活RAM 電路

34、，用來實現(xiàn)一般門陣列的宏功能，適合實現(xiàn)乘法器、矢量標(biāo)量、糾錯電路等功能。因為它很大也很靈活，還可應(yīng)用于數(shù)字濾波和微控制器等領(lǐng)域。 邏輯功能通過配置過程中對EAB 的編程來實現(xiàn)，并產(chǎn)生一個LUT(查找表 。有了LUT ，組合功能就可以根據(jù)查找表結(jié)果來實現(xiàn)，而不是通過計算，比用一般邏輯實現(xiàn)的算法快。這一特點使EAB 的快速存取時間得到進(jìn)一步增強。EAB 的大容量允許設(shè)計者在一個邏輯級上實現(xiàn)復(fù)雜的功能，減少了增加邏輯單元或FPGA 的RAM 塊連接帶來的路徑延時。例如，一個EAB 可以通過8個輸入引腳和8個輸出引腳來實現(xiàn)4×4乘法器。參數(shù)化的函數(shù)，比如LPM 函數(shù)，可自然而然地利用EAB

35、實現(xiàn)?；脽羝?0第二章 大規(guī)?？删幊踢壿嬈骷?015年廣東省證券從業(yè)證券市場：金融衍生工具的概念考試題一、單項選擇題（共26題，每題的備選項中，只有 1 個事最符合題意）1、某股份有限公司發(fā)行股票4000萬股，繳款結(jié)束日為6月30日，當(dāng)年累計凈利潤6400萬元，公司發(fā)行新股前的總股本數(shù)為12800萬股，用全面攤薄法計算的每股收益為_元。A0.38B0.40C0.46D0.502、一般情況下，營業(yè)部對客戶的一般化服務(wù)不包括_。A文明服務(wù)規(guī)范B為客戶量身定做投資咨詢服務(wù)C交易環(huán)境優(yōu)化D風(fēng)險揭示3、上海證券交易所根據(jù)每個股東股票賬戶中的持股量，按照_自動增加相應(yīng)的股數(shù)并主動為其開立配股權(quán)證賬戶。A無

36、償送股比例B有償送股比例C有效送股比例D約定送股比例4、某種債券年息為10%，按復(fù)利計算，期限5年，某投資者在債券發(fā)行一年后以1050元的市價買入，則此項投資的終值為_A1610.51元B1514.1元C1464.1元D1450元5、證券投資基金法規(guī)定，下列事項可以不通過召開基金持有人大會審議決定的是_。A更換高級管理人員B轉(zhuǎn)換基金運作方式C提高基金管理人、基金托管人的報酬標(biāo)準(zhǔn)D基金擴募或者延長基金合同期限6、下列各項中，屬于基金臨時信息披露的是_。A基金份額發(fā)售公告B基金份額上市交易公告書C基金份額凈值公告D澄清公告7、下列關(guān)于無記名股票闡述，不正確的是_。A無記名股票轉(zhuǎn)讓相對簡便B無記名股

37、票安全性較差C無記名股票認(rèn)購股票時可以分次繳納出資D無記名股票認(rèn)購股票時要求一次繳納出資8、下列不屬于經(jīng)常項目的是_。A貿(mào)易收支B勞務(wù)收支C單方面轉(zhuǎn)移D資本流動9、_具有強制性、無償性和固定性的特征，它既是籌集財政收入的主要工具，又是調(diào)節(jié)宏觀經(jīng)濟的重要手段。A國債B稅收C財政補貼D轉(zhuǎn)移支付10、下列不屬于證券中介機構(gòu)的是_。A會計師事務(wù)所B律師事務(wù)所C證券業(yè)協(xié)會D證券信用評級機構(gòu)11、歐洲債券票面所使用的最主要的貨幣是（）。A美元B歐元C特別提款權(quán)D英鎊12、_依法對證券公司的設(shè)立申請進(jìn)行審查，決定是否批準(zhǔn)設(shè)立。A中國人民銀行B財政部C中國銀監(jiān)會D中國證監(jiān)會13、基金運營部的工作職責(zé)包括基金清

38、算和基金會計兩部分，以下屬于基金會計工作內(nèi)容的是_。A開立投資者基金賬戶B完成基金份額清算C按日計提基金管理費和托管費D設(shè)立并管理資金清算相關(guān)賬戶14、以下說法正確的是（）。A封閉式基金的交易不是在基金投資人之間進(jìn)行B封閉式基金的交易只能在基金投資人之間進(jìn)行C開放式基金投資人向交易所申購或贖回基金單位D開放式基金投資人向托管人中購或贖回基金單位15、目前道瓊斯股價指數(shù)是采用_。A簡單算術(shù)平均法B加權(quán)股價平均法C修正平均股價法D加權(quán)股價指數(shù)法16、采用_發(fā)行外資股的發(fā)行人，需要準(zhǔn)備信息備忘錄，它是發(fā)行人向特定的投資者發(fā)售股份的募股要約文件，僅供要約人認(rèn)股之用，在法律上不視為招股章程，亦無須履行招

39、股書注冊手續(xù)。A發(fā)起方式B公募方式C私募方式D配售方式17、優(yōu)先股票是一種特殊股票，優(yōu)先股票對股份公司和投資者的意義有_。A對股份公司而言，發(fā)行優(yōu)先股票的作用在于可以籌集長期穩(wěn)定的公司股本，又因其股息率固定，可以減輕利潤的分派負(fù)擔(dān)B優(yōu)先股股東無表決權(quán)，這樣可以避免公司經(jīng)營決策權(quán)的改變和分散C對投資者而言，由于優(yōu)先股票的股息收益穩(wěn)定可靠，而且在財產(chǎn)清償時也先于普通股股東，因而風(fēng)險相對較小D在公司經(jīng)營有方盈利豐厚的情況下，優(yōu)先股票的股息收益可能會大大高于普通股票18、政府債券的特征不包括（）。A流通性弱B安全性高C收益穩(wěn)定D免稅待遇19、在基金合同生效的_在指定報刊和管理入網(wǎng)站上登載基金合同生效公

40、告。A當(dāng)日B第三日C第四日D次日20、在行業(yè)分析中，計算機行業(yè)屬于_A增長型行業(yè)B周期性行業(yè)C防御型行業(yè)D不確定21、中國證監(jiān)會自受理股票發(fā)行申請文件到作出決定的期限為_。A30日B40個工作日C60日D3個月22、發(fā)布對具體股票作出明確估值和投資評級的證券研究報告時，公司持有該股票達(dá)到相關(guān)上市公司已發(fā)行股份_以上的，應(yīng)當(dāng)在證券研究報告中向客戶披露本公司持有該股票的情況，并且在證券研究報告發(fā)布日及第二個交易日，不得進(jìn)行與證券研究報告觀點相反的交易。A1%B2%C3%D5%23、道氏理論認(rèn)為，_最為重要。A開盤價B收盤價C全天最高價D全天最低價24、股東大會是股份公司的_。A法人代表B監(jiān)督機構(gòu)C

41、權(quán)力機構(gòu)D決策執(zhí)行機構(gòu)25、國有資產(chǎn)折股時，折股比率不得低于_%。A25B35C55D6526、目前在我國尚不存在的基金是_。A交易型開放式指數(shù)基金B(yǎng)基金中的基金C系列基金D上市開放式基金二、多項選擇題（共26題，每題的備選項中，有 2 個或 2 個以上符合題意，至少有1 個錯項。）1、關(guān)于資產(chǎn)證券化的作用，下列表述正確的有_。A改變發(fā)起人的資產(chǎn)結(jié)構(gòu)B將流動性較低的資產(chǎn)轉(zhuǎn)化為具有較高流動性的可交易證券C加快發(fā)起人資金周轉(zhuǎn)D提高了基礎(chǔ)資產(chǎn)的流動性2、一般情況下，下列關(guān)于基金管理費的說法，不正確的是_。A基金管理費是指基金管理人管理基金資產(chǎn)而向基金收取的費用B基金規(guī)模越大，基金管理費率越高C基金風(fēng)

42、險程度越高，基金管理費率越高D我國債券基金的管理費率一般低于股票基金3、證券公司或其分支機構(gòu)在融資融券業(yè)務(wù)試點中違反規(guī)定的，由證監(jiān)會派出機構(gòu)予以制止，責(zé)令限期改正；拒不改正或者情節(jié)嚴(yán)重的，由證監(jiān)會視具體情形，依法采取_等監(jiān)管措施。A警示B公開警示C記過D責(zé)令處分有關(guān)責(zé)任人員4、在采用新股上網(wǎng)競價發(fā)行的情形下，當(dāng)累計有效申報數(shù)量未達(dá)到新股實際發(fā)行數(shù)量時，則所有申報（）。A按各自申報價成交B按發(fā)行底價成交C按平均申報價成交D按最低申報價成交5、證券公司經(jīng)營_，注冊資本最低限額為人民幣5000萬元。A證券經(jīng)紀(jì)B證券投資咨詢C與證券交易以及投資咨詢活動有關(guān)的財務(wù)顧問業(yè)務(wù)D證券資產(chǎn)管理6、積極型組合管理

43、策略的目的是_。A超越市場B獲得市場平均收益C減少交易成本D降低投資風(fēng)險7、資產(chǎn)評估報告書的撰寫應(yīng)當(dāng)遵循_的原則。A公開、公平、公正B客觀、公正、實事求是C嚴(yán)謹(jǐn)、公正、實事求是D公開、高效、經(jīng)濟8、2006年以來，我國資產(chǎn)證券化業(yè)務(wù)的特點有_。A機構(gòu)投資者范圍增加B投資主體為個人投資者C發(fā)行規(guī)模大幅增長D二級市場交易尚不活躍9、在證券回購交易中，融資方應(yīng)確保在登記結(jié)算機構(gòu)保留存放的標(biāo)準(zhǔn)券的數(shù)量（）融入資金量。A大于 B小于 C等于 D無關(guān)10、上市股東大會可審議批準(zhǔn)為資產(chǎn)負(fù)債率超過_的擔(dān)保對象提供的擔(dān)保。A30%B50%C70%D10%11、基礎(chǔ)資產(chǎn)價格與期權(quán)價格

44、的關(guān)系是_。A基礎(chǔ)資產(chǎn)價格的波動性越大，期權(quán)價格越高B基礎(chǔ)資產(chǎn)價格的波動性越大，期權(quán)價格越低C基礎(chǔ)資產(chǎn)價格與期權(quán)價格無明顯關(guān)系D基礎(chǔ)資產(chǎn)價格與期權(quán)價格取決于匯率水平12、按照現(xiàn)行規(guī)定，下列哪些不是我國混合資本債券所具有的基本特征_A當(dāng)發(fā)行人清算時，混合資本債券本金和利息的清償順序列于一般債務(wù)和次級債務(wù)之前B當(dāng)發(fā)行人清算時，混合資本債券本金和利息的清償順序先于股權(quán)資本C混合資本債券到期時，如果發(fā)行人無力支付清償順序在該債券之前的債務(wù)，或支付該債券將導(dǎo)致無力支付清償順序在混合資本債券之前的債務(wù)，發(fā)行人可以延期支付該債券的本金和利息D期限在10年以上，發(fā)行之日起5年內(nèi)不得贖回13、下列關(guān)于保本基金的

45、說法中，正確的有_。A保本基金一般都有保本期B保本基金在本質(zhì)上屬于混合基金C“保本”的性質(zhì)限制了基金收益的上升空間D保本型基金無法回避通貨膨脹風(fēng)險14、上市公司申請可轉(zhuǎn)換公司債券在證券交易所上市，應(yīng)當(dāng)符合_。A可轉(zhuǎn)換公司債券的期限為1年以上B可轉(zhuǎn)換公司債券的期限為2年以上C可轉(zhuǎn)換公司債券實際發(fā)行額不少于人民幣5000萬元D最近1期末經(jīng)審計的凈資產(chǎn)不低于人民幣15億元15、證券的發(fā)行方式有_。A上網(wǎng)發(fā)行B定向發(fā)行C招標(biāo)發(fā)行D承購包銷16、股東大會就發(fā)行證券事項做出決議，必須經(jīng)出席會議的股東所持表決權(quán)的（）以上通過。A1/3B1/2C2/3D3/417、下列關(guān)于網(wǎng)上定價發(fā)行認(rèn)購成功者的確認(rèn)方式的說

46、法中，正確的是_。A按抽簽決定認(rèn)購成功者B幻燈片61第二章 大規(guī)模可編程邏輯器件2 邏輯陣列塊(LAB18、下面給出關(guān)于清算的四種解釋，其中錯誤的是_。A幻燈片63第二章 大規(guī)模可編程邏輯器件 3 邏輯單元(LELE 企業(yè)與企業(yè)往來中應(yīng)收或應(yīng)付差額的軋計及資金匯劃 D 銀行同業(yè)往來中應(yīng)收或應(yīng)付差額的軋計及資金匯劃幻燈片64DATA1DATA2DATA3DATA4到LAB 的局部互連LABCTR L1LABCTR L2LABCTR L3LABCTR L4_幻燈片654 快速通道互連在FLEX10K 的結(jié)構(gòu)中，快速通道互連提供LE 和I/O引腳的連接，它是一系列貫穿整個器件的水平或垂直布線通道。這

47、個全局布線結(jié)構(gòu)即使在復(fù)雜的設(shè)計中也可預(yù)知性能。而在FPGA 中的分段布線卻需要開關(guān)矩陣連接一系列變化的布線路徑，這就增加了邏輯資源之間的延時并降低了性能。快速互連通道由跨越整個器件的行、列互連通道構(gòu)成。LAB 的每一行由一個專用行連線帶傳遞。行互連能夠驅(qū)動I/O引腳，饋給器件中的其他LAB 。列連線帶連接行與行之間的信號，并驅(qū)動I/O引腳。自營投資時間管理20、基金資產(chǎn)估值需要考慮的因素有（）。A5 I/O單元(IOE一個I/O單元(IOE包含一個雙向的I/O緩沖器和一個寄存器。寄存器可作輸入寄存器使用，這是一種需要快速建立時間的外部數(shù)據(jù)的輸入寄存器。IOE 的寄存器也可當(dāng)作需要快速“時鐘到輸

48、出”性能的數(shù)據(jù)輸出寄存器使用。在有些場合，用LE 寄存器作為輸入寄存器會比用IOE 寄存器產(chǎn)生更快的建立時間。IOE 可用作輸入、輸出或雙向引腳。MAX+plus編譯器利用可編程的反相選項，在需要時可以自動將來自行、列連線帶的信號反相。圖2.16表示了FLEX10K 的I/O單元(IOE。 幻燈片68第二章 大規(guī)?？删幊踢壿嬈骷?幻燈片69第二章 大規(guī)模可編程邏輯器件 FLEX8000系列器件FLEX8000系列器件是高密度陣列嵌入式可編程邏輯器件系列，采用 0.5 m CMOS SRAM 工藝制造；具有在系統(tǒng)可配置特性；在所有I/O 端口中有輸入/輸出寄存器；3.3 V 或5.0 V 工作模

49、式；由Altera 公司的MAX+plus開發(fā)系統(tǒng)提供軟件支持，可在PC 機或工作站上運行。 幻燈片70 第二章 大規(guī)?？删幊踢壿嬈骷﨔LEX8000系列的結(jié)構(gòu)包含一個大規(guī)模的緊湊型邏輯單元積木塊矩陣。每個邏輯單元(LELogic Element 含有一個4輸入查找表(LUTLook Up Table 和一個可編程寄存器。前者提供實現(xiàn)組合邏輯功能，后者具有時序邏輯能力。LE 的這種細(xì)區(qū)組結(jié)構(gòu)可高效地實現(xiàn)邏輯功能。8個LE 組合成一個邏輯陣列塊(LABLogic Array Block。每個LAB 是一種獨立結(jié)構(gòu)，帶有公用輸入、互連和控制信號。LAB 的這種大區(qū)組結(jié)構(gòu)為器件提供高性能和易布線等特征。 幻燈片71第二章 大規(guī)模可編程邏輯器件 FLEX8000系列器件的結(jié)構(gòu)如圖所示。LAB 按行、列排序，構(gòu)成邏輯陣列。每個LAB 由8個LE 組成，為行、列兩端的輸入/輸出單元 (IOEI/O Elements提供I/O端口。每個IOE 包含一個雙向I/O緩沖器和一個可用作輸入/輸出寄存的觸發(fā)器。在FLEX8000器件內(nèi)以及送到和來自器件引腳的信號互連，由快速通道互連(Fast Track Interconnect來實現(xiàn)?？焖偻ǖ阑ミB是一系列連續(xù)的通路，它們貫穿整個器件的長和寬。IOE 位于每行(水平 和每列(垂直 快速通道互連路徑