eda實(shí)習(xí)報(bào)告展示

1、eda 實(shí)習(xí)報(bào)告展示中國(guó)地質(zhì)大學(xué)實(shí)習(xí)名稱：專業(yè)：班級(jí)序號(hào)：姓 名：指導(dǎo)教師：實(shí)驗(yàn)一 3/8譯碼器的實(shí)現(xiàn)一實(shí)驗(yàn)?zāi)康? 學(xué)習(xí) Quartus 的基本操作；2 熟悉教學(xué)實(shí)驗(yàn)箱的使用；3 設(shè)計(jì)一個(gè)3/8譯碼器；4 初步掌握VHDL 語(yǔ)言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過(guò)程；二實(shí)驗(yàn)說(shuō)明. 本次實(shí)驗(yàn)要求應(yīng)用VHDL語(yǔ)言實(shí)現(xiàn)一個(gè)3/8譯碼器。3/8譯碼器的邏輯功能如下：本實(shí)驗(yàn)要求使用VHDL語(yǔ)言描述3/8 譯碼器，并在實(shí)驗(yàn)平臺(tái)上面實(shí)現(xiàn)這個(gè)譯碼器。描述的時(shí)候要注意VHDL 語(yǔ)言的結(jié)構(gòu)和語(yǔ)法，并熟悉Quartus 的文本編輯器的使用方法。嘗試使用不同的VHDL語(yǔ)言描述語(yǔ)句實(shí)現(xiàn)3/8 譯碼器，并查看其RTL

2、結(jié)構(gòu)區(qū)別，理解不同描述方法對(duì)綜合結(jié)果的影響。將程序下載到實(shí)驗(yàn)箱上分別用按鍵和LED作為輸入和輸出對(duì)結(jié)果進(jìn)行驗(yàn)證，進(jìn)一步熟悉所用EDA實(shí)驗(yàn)箱系統(tǒng)。所用器件EDA實(shí)驗(yàn)箱、 EP1K10TC100-3器件。三 實(shí)驗(yàn)步驟按照教學(xué)課件QUARTUS II 使用方法，學(xué)習(xí)Quartus 軟件的使用方法：1在 WINDOWS界面雙擊Quartus 圖標(biāo)進(jìn)入Quartus環(huán)境；2 單 擊File菜 單 下 的New ProjectWizard:Introduction按照向?qū)Ю锩娴慕榻B新建一個(gè)工程并把它保存到自己的路徑下面。）3單擊 File 菜單下的 New，選擇 VHDL File ，后單擊OK，就能創(chuàng)建

3、一個(gè)后綴名為 .vhd 的文本文件。此 vhd 文件名必須與設(shè)計(jì)實(shí)體名相同。 另外，如果已經(jīng)有設(shè)計(jì)文件存在，可以按 File 菜單里面的 Open 來(lái)選擇你的文件。4.輸入完成后檢查并保存，編譯。5.改錯(cuò)并重新編譯；6.建立仿真波形文件并進(jìn)行仿真。單擊 File菜單下的 New， 選擇 Vector WaveformFile，單擊 OK，創(chuàng)建一個(gè)后綴名為 *.vwf 的仿真波形文件，按照課件上的方法編輯輸入波形，保存，進(jìn)行仿真，驗(yàn)證仿真結(jié)果是否正確；7. 選擇器件及分配引腳，重新編譯；8. 根據(jù)引腳分配在試驗(yàn)箱上進(jìn)行連線，使用LED 進(jìn)行顯示；9. 程序下載，觀察實(shí)驗(yàn)結(jié)果并記錄；四實(shí)驗(yàn)要求1用

4、 VHDL語(yǔ)言編寫 3/8 譯碼器；2編寫 3/8 譯碼器模塊的源程序；3在 QuartusII平臺(tái)上仿真；4在實(shí)驗(yàn)板上面實(shí)現(xiàn)這個(gè)3/8 譯碼器。五、源程序：LIBRARY IEEE;USE _LOGIC_;ENTITY DECO3TO8 ISPORT (S:IN STD_LOGIC_VECTOR(2 DOWNTO 0);- -輸入端3 個(gè)端口Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-輸出端 7 個(gè)端口END ENTITY;ARCHITECTUREBEHAVE(轉(zhuǎn)載 于 :在點(diǎn)網(wǎng) )OFDECO3TO8 ISBEGINWITH S SELECTYEND BEHAV

5、E;仿真波形：通過(guò)在實(shí)驗(yàn)板上的操作，可以看到當(dāng)改變S2， S1， S0的值時(shí)，對(duì)應(yīng)的LED燈會(huì)亮。心得體會(huì)在本次實(shí)驗(yàn)中我學(xué)會(huì)了用VHDL 語(yǔ)言編寫簡(jiǎn)單的程序，檢查程序的錯(cuò)誤，如何仿真程序以及如何用實(shí)驗(yàn)箱觀察實(shí)驗(yàn)結(jié)果。在本次實(shí)驗(yàn)中我覺(jué)得軟件應(yīng)用仿真比較簡(jiǎn)單，只是實(shí)驗(yàn)箱不好用，找了好幾個(gè)才找到一個(gè)能用的實(shí)驗(yàn)箱，浪費(fèi)了好多時(shí)間。在以后的實(shí)習(xí)中一定要先找好好用的實(shí)驗(yàn)箱。實(shí)驗(yàn)二 BCD 七段顯示譯碼器實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?了解和熟悉組合邏輯電路的設(shè)計(jì)方法和特點(diǎn)；2. 掌握 LED顯示器的工作原理；3設(shè)計(jì)一個(gè)BCD 七段顯示的譯碼器，并在實(shí)驗(yàn)箱上面實(shí)現(xiàn)你的譯碼器。二實(shí)驗(yàn)說(shuō)明LED 數(shù)碼顯示器是數(shù)字系統(tǒng)實(shí)驗(yàn)里面經(jīng)

6、常使用的一種顯示器件，因?yàn)樗?jīng)常顯示的是十進(jìn)制或十六進(jìn)制的數(shù)，所以我們就要對(duì)實(shí)驗(yàn)里面所用到的二進(jìn)制數(shù)進(jìn)行譯碼，將它們轉(zhuǎn)換成十進(jìn)制的或是十六進(jìn)制的數(shù)。LED 數(shù)碼顯示器分為共陰和共陽(yáng)兩種，本實(shí)驗(yàn)使用的是共陰的連接，高電平有效。輸入信號(hào)為D0， D1， D2，D3，相應(yīng)的輸出8 段為 a、b、 c、d、 e、 f 、 g、 Dp。它們的關(guān)系表格如下：下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。貴州師范大學(xué)學(xué)生實(shí)習(xí)報(bào)告科目： EDA實(shí)習(xí)專業(yè) :電氣工程及其自動(dòng)化班級(jí):10電氣姓名 :李啟應(yīng)學(xué)號(hào) : 101401010202實(shí)驗(yàn)項(xiàng)目名稱：數(shù)字電子鐘的設(shè)計(jì)實(shí)驗(yàn)項(xiàng)目性質(zhì)：普通試驗(yàn)所屬課程名稱：VHDL程序設(shè)計(jì)一、

7、實(shí)驗(yàn)?zāi)康? 學(xué)習(xí) VHDL 語(yǔ)言的一些基本特點(diǎn)。2 掌握 VHDL程序的基本結(jié)構(gòu)。3 掌握 VHDL程序設(shè)計(jì)方法。4 要能夠用 vhdl 語(yǔ)言讀懂并編寫 eda 程序，對(duì) eda 設(shè)計(jì)的總體框架能有較好的把握，掌握各模塊的調(diào)用方式。二、 實(shí)驗(yàn)內(nèi)容和要求設(shè)計(jì)一個(gè)數(shù)字時(shí)鐘，顯示時(shí)，分，秒，具體要求是：具有時(shí)分秒計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)時(shí)；數(shù)碼管動(dòng)態(tài)顯示時(shí)，分，秒；具有清零功能。在軟件工具平臺(tái)上， 進(jìn)行 VHDL語(yǔ)言的各模塊編程輸入、編譯實(shí)現(xiàn)和仿真驗(yàn)證。三、 實(shí)驗(yàn)主要儀器設(shè)備和材料計(jì)算機(jī) , 開(kāi)發(fā)環(huán)境 MAX-PLUSII,ZY11EDA實(shí)驗(yàn)系統(tǒng)， VHDL語(yǔ)言。四、實(shí)驗(yàn)方法、步驟及結(jié)果測(cè)

8、試1、設(shè)計(jì)思路：數(shù)字鐘的主體是計(jì)數(shù)器，它記錄并顯示接收到的秒脈沖個(gè)數(shù)，其中秒和分位 60 進(jìn)制計(jì)數(shù)器，小時(shí)為 24 進(jìn)制計(jì)數(shù)器，分別產(chǎn)生 3 位 BCD碼。 BCD碼經(jīng)譯碼，驅(qū)動(dòng)后接數(shù)碼顯示電路。根據(jù)實(shí)驗(yàn)要求， 將設(shè)計(jì)分為5 個(gè)主要部分，時(shí)功能模塊、分功能模塊、秒功能模塊、掃描儀功能模塊和 7 段 LED功能模塊。 在時(shí)、分、秒模塊中，包括復(fù)位和預(yù)置數(shù)，其主要思路如下：秒鐘的模塊：設(shè)計(jì)一個(gè)60 進(jìn)制的計(jì)數(shù)器，以clk為其時(shí)鐘信號(hào)，每60 個(gè) clk后產(chǎn)生一個(gè)進(jìn)位信號(hào) CF 給分鐘模塊，作為分鐘進(jìn)程的響應(yīng)信號(hào)。秒鐘模塊 VHDL程序見(jiàn)附錄1:仿真波形如下：封裝如下圖：分鐘的模塊：同理于秒鐘的模塊

9、，設(shè)計(jì)一個(gè)60 進(jìn)制的計(jì)數(shù)器，以CFM為其時(shí)鐘信號(hào)，每60 個(gè) CFM后產(chǎn)生一個(gè)進(jìn)位信號(hào) CFM給小時(shí)模塊， 作為小時(shí)模塊進(jìn)程的響應(yīng)信號(hào)。分鐘模塊 VHDL程序見(jiàn)附錄二 :仿真波形如下：封裝如下圖：小時(shí)的模塊：為24 進(jìn)制計(jì)數(shù)器，在分的進(jìn)位信號(hào)CFM的激發(fā)下計(jì)數(shù)， 從 0 到 23 的時(shí)候產(chǎn)生一個(gè)信號(hào)CFH，全部清0，重新開(kāi)始計(jì)時(shí)。小時(shí)模塊 VHDL程序見(jiàn)附錄三 :仿真波形如下：封裝如下圖：掃描儀模塊：在掃描儀內(nèi)部，有一個(gè)3-8 譯碼器的片選信號(hào)，當(dāng) 3-8 譯碼器的片選信號(hào)為000 時(shí)，片選信號(hào)選中 7段 LED模塊中的秒的個(gè)位，當(dāng) 3-8譯碼器的片選信號(hào)為001時(shí)，片選信號(hào)選中7段 LED

10、模塊中的秒的十位，當(dāng) 3-8譯碼器的片選信號(hào)為010時(shí)，片選信號(hào)選中7 段 LED模塊中的分的個(gè)位，當(dāng) 3-8 譯碼器的片選信號(hào)為011 時(shí)，片選信號(hào)選中7 段 LED模塊中的分的十位， 當(dāng) 3-8譯碼器的片選信號(hào)為100時(shí)，片選信號(hào)選中7段 LED模塊中的時(shí)的個(gè)位，當(dāng) 3-8譯碼器的片選信號(hào)為101時(shí)，片選信號(hào)選中7 段 LED模塊中的時(shí)的十位，就這樣動(dòng)態(tài)掃描，當(dāng)輸入的時(shí)鐘信號(hào)頻率很高的時(shí)候，就形成了我們的時(shí)鐘。掃描儀模塊VHDL程序見(jiàn)附錄四 :仿真波形如下：封裝如下圖：目錄實(shí)驗(yàn)一、3/8譯碼器實(shí)現(xiàn) . 2一、實(shí)習(xí)目的 ： . 2二、實(shí)驗(yàn)說(shuō)明 . 2三、實(shí)驗(yàn)步驟 . 2四、實(shí)驗(yàn)結(jié)果 . 3實(shí)

11、驗(yàn)二、BCD七段顯示譯碼器. 4一、實(shí)驗(yàn)?zāi)康? 4二、實(shí)驗(yàn)說(shuō)明及原理. 4三、實(shí)驗(yàn)要求. 6實(shí)驗(yàn)感想一. 7實(shí)驗(yàn)三、分頻器的設(shè)計(jì)實(shí)現(xiàn) .7一、實(shí)驗(yàn)?zāi)康? 7二、實(shí)驗(yàn)說(shuō)明及原理. 7三、實(shí)驗(yàn)要求. 9四、實(shí)驗(yàn)結(jié)果. 9實(shí)驗(yàn)四動(dòng)態(tài)掃描數(shù)碼顯示器. 10一、實(shí)驗(yàn)?zāi)康? 10二、實(shí)驗(yàn)說(shuō)明及原理. 10三、實(shí)驗(yàn)要求. 11四、實(shí)驗(yàn)結(jié)果. 11感想心得二. 12實(shí)驗(yàn)五24進(jìn)制數(shù)字鐘的設(shè)計(jì). 13一、實(shí)驗(yàn)?zāi)康? 13二、實(shí)驗(yàn)說(shuō)明及原理. 13三、實(shí)驗(yàn)要求. 14四、實(shí)驗(yàn)結(jié)果. 15感想心得三. 35實(shí)驗(yàn)一、 3/8 譯碼器實(shí)現(xiàn)一、實(shí)習(xí)目的：1、學(xué)習(xí) Quartus2 軟件的使用方法2、熟悉教學(xué)試驗(yàn)箱的使用3

12、、設(shè)計(jì)一個(gè)3/8 譯碼器4、初步掌握VHDL語(yǔ)言和原理圖的設(shè)計(jì)輸入，編譯，仿真和調(diào)試過(guò)程二、實(shí)驗(yàn)說(shuō)明3/8 譯碼器的邏輯擴(kuò)展功能如下：本實(shí)驗(yàn)要求使用VHDL描述 3/8 譯碼器，并在實(shí)驗(yàn)平臺(tái)上上面實(shí)現(xiàn)這個(gè)譯碼器。描述的時(shí)候注意VHDL 語(yǔ)言的結(jié)構(gòu)和語(yǔ)法，并熟悉Quartus2的文本編輯器的使用方法，嘗試使用不同的VHDL語(yǔ)言描述語(yǔ)句實(shí)現(xiàn)3/8 譯碼器。將程序下載到實(shí)驗(yàn)箱上，分別用按鍵和LED作為輸入和輸出對(duì)結(jié)果進(jìn)行驗(yàn)證，進(jìn)一步熟悉所用EDA試驗(yàn)箱系統(tǒng)。所用器件：EDA試驗(yàn)箱、 EP1K10TC100 3 器件原理：由三個(gè)輸入端A、B、C 和八個(gè)輸出端Y0、Y1、Y2、Y3、 Y4、Y5、 Y6

13、、Y7 組成，輸入輸出用二進(jìn)制表示。三、實(shí)驗(yàn)步驟Quartus 軟件的使用方法：1）在 WINDOWS界面雙擊Quartus2圖標(biāo)進(jìn)入Quartus2環(huán)境2 ）單擊file菜單下的NewProjectWizard:Introduction按照向?qū)Ю锩娴慕榻B新建一個(gè)工程并把它保存到自己的路徑下面3）單擊file菜單下的New，選擇 VHDL File ，后單擊OK，就能創(chuàng)建一個(gè)后綴為.vhd(*.bdf)的文件4）輸入完成后檢查并保存，編譯5）改錯(cuò)并重新編譯6）建立仿真波形文件并進(jìn)行仿真7）選擇器件及分配引腳，重新編譯；根據(jù)引腳分配在試驗(yàn)箱上進(jìn)行連線，使用LED進(jìn)行顯示8）程序下載，觀察實(shí)驗(yàn)結(jié)果

14、并記錄四、實(shí)驗(yàn)結(jié)果1、3/8 譯碼器LIBRARY IEEE;USE _LOGIC_;ENTITY yima ISPORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); DECODE38:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END;ARCHITECTURE one OF yima ISBEGINPROCESS(A)BEGINCASE A ISWHEN "000" => DECODE38 WHEN"010" => DECODE38 WHEN"100" => DEC

15、ODE38 WHEN"110" => DECODE38WHEN OTHERS => NULL; END CASE;END PROCESS;END;2、波形仿真WHEN "001" => DECODE38 WHEN"011" => DECODE38 WHEN"101" => DECODE38 WHEN"111" => DECODE38實(shí)驗(yàn)二、 BCD七段顯示譯碼器一、實(shí)驗(yàn)?zāi)康?、了解和熟悉組合邏輯電路的設(shè)計(jì)方法和特點(diǎn)2、掌握 LED顯示器的工作原理3、設(shè)計(jì)一個(gè)B

16、CD 七段顯示的譯碼器，并在實(shí)驗(yàn)箱上實(shí)現(xiàn)你的譯碼器二、實(shí)驗(yàn)說(shuō)明及原理LED 數(shù)碼顯示是數(shù)字系統(tǒng)實(shí)驗(yàn)里面經(jīng)常使用的一種器件，以為它經(jīng)常顯示的是十進(jìn)制或十六進(jìn)制的數(shù)，所以我們就要對(duì)實(shí)驗(yàn)里面用到的二進(jìn)制數(shù)進(jìn)行譯碼，將它們轉(zhuǎn)換成十進(jìn)制的或是十六進(jìn)制的數(shù)，LED 數(shù)碼顯示器分為共陰和共陽(yáng)極兩種，本實(shí)驗(yàn)使用的是共陰的連接，高電平有效。輸入信號(hào)為D0、D!、D2、D3，相應(yīng)的輸出8 段位 a、b、c、d、e、f 、g、Dp。它們的關(guān)系表格如下圖：下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。其中A、 B、C、 D 按撥號(hào)開(kāi)關(guān)， a、b、c 、d、 e、f 、 g、Dp 和使能端 AN接數(shù)碼顯示接口，管腳映射均為I/O 口，映射后，通過(guò)撥號(hào)開(kāi)關(guān)改變輸入二進(jìn)制碼，則輸出數(shù)碼管上顯示相應(yīng)的數(shù)值。在實(shí)驗(yàn)中要注意顯示器上每一段LED要和程序里面的對(duì)應(yīng)。原理：七段譯碼器是純組合電路，通常的小規(guī)模專用IC ，如 74 或 4000