基于AD9228的超聲數據采集電路的設計

1、基于AD9228的超聲數據采集電路的設計         11-02-08 16:28:00     編輯：studa20                    作者：李粵得，張雷剛，余勝康，彭虎【摘要】  介紹了數字超聲成像系統(tǒng)中數據采集電路的設計方案和功能特性。該電路以ADI

2、公司的高速A/D轉換芯片AD9228為基礎，可以實現最高達65MSPS的模數轉換速率，并使用FPGA實現LVDS信號的電平轉換，以及串并轉換，最后實現數字信號的并行輸出。測試結果表明：該系統(tǒng)的12位數字化輸出只在最后1位有抖動，可滿足實際設計要求。 【關鍵詞】  超聲成像；數據采集；高速A/D轉換；LVDS信號；串并轉換    Abstract：We described the design of data acquisition circuit in ultrasonic imaging system. The design was bases on

3、high speed A/D converter AD9228, which can reach the highest converter rate at 65MSPS. In the circuits, FPGA was used to convert LVDS data into LVCOMS data, and converted serial data into parallel data, finally accomplished the parallel digital signal output. It is tested that only the last one of t

4、welve bits output data have jittered.The result meets the design requirements.    Key words：Ultrasonic imaging; Data acquisition; High speed A/D converter; LVDS data; Deserializer    1  引  言    隨著計算機、現代信號處理技術的不斷發(fā)展，超聲成像系統(tǒng)逐漸向全數字化方向發(fā)展。全數字超聲成像技術在接收前

5、端將回波信號轉變?yōu)閿底至?，通過設計專用ASIC系統(tǒng)替代傳統(tǒng)模擬處理電路，實現信號的延遲、疊加及信號處理，使圖像更清晰、更準確，分辨率更高，提高了超聲診斷設備的質量1。    AD9228是ADI公司針對全數字超聲系統(tǒng)推出的4通道單芯片模擬前端。其極高的集成度允許醫(yī)療設備設計師將超聲系統(tǒng)的信號通道尺寸減少50%，電路板占用面積減少約40%，順應了當今超聲儀器向小型化、便攜式方向發(fā)展的趨勢。同時，可明顯降低儀器的噪聲，各項性能指標得到顯著提高，在實現小型化的同時保證了圖像的高質量，提高了醫(yī)學超聲影像診斷的準確性。    2  A

6、D9228簡介    2.1  AD9228的內部結構圖    圖1為AD9228芯片內部結構示意圖。AD9228主要由12位ADC，SPI接口，時鐘、數據倍頻器和參考電壓選擇4個部分組成。四路的12位ADC完成最高65MSPS的模數轉換，并且采用低電壓差分信號（LVDS）輸出。SPI接口可以控制A/D的位數選擇，通道選擇，時鐘頻率和數據序列的選擇以及輸出數據的分辨率。倍頻器可以自動地加倍采樣時鐘頻率以匹配輸出的LVDS數據速率，如DCO和FCO時鐘輸出。參考電壓選擇部分可以選擇ADC是否需要參考電壓以及參考電壓輸入的大小。

7、AD9228采用1.8 V電壓供電，模擬輸入信號的幅度范圍是2Vp-p。    圖1  AD9228芯片內部結構示意圖    Fig 1  The internal structure of AD9228    2.2  AD9228的工作原理    AD9228的體系結構由一個流水線模數轉換器構成，共分為三個階段：第一階段是4bit，第二階段是8個1.5-bit，最后是一個3bit的flash。為了糾正前一階段出現的閃爍錯誤，每一個階段都提供足

8、夠的重疊。通過數字矯正邏輯，每一個階段的量化輸出最終合并為12bit的輸出。該流水線體系結構允許第一階段有一個新的樣本輸入，而其余階段則只能使用前一個樣本。采樣過程是由時鐘的上升沿觸發(fā)的。流水線的每一階段都包括一個低分辨率的flash ADC，以及與之相連接的開關電容DAC和中間余數放大器（如乘法數模轉換器（MDAC）。余數放大器放大重構DAC輸出和閃爍輸入之間的差額，用作流水線的下一階段。為了便于數字校正閃爍錯誤，在每一階段設定了1bit的冗余量。最后一個階段只包含了一個flash ADC。    輸出階段模塊包括數據排列，錯誤糾正和輸出數據到輸出緩沖器。最后數

9、據串行化并由幀時鐘和數據時鐘校準。    3  AD9228應用    3.1  AD9228與模擬電路的接口    AD9228的模擬輸入的最佳形式是采用模擬差動輸入。將AD9228應用于超聲醫(yī)療儀器的的電路設計中，信噪比是一個比較關鍵的參數。差動變壓器耦合是一個比較理想的模擬信號輸入方式，因為大多數放大器的噪聲參數都不能實現AD9228的最佳工作效果。    圖2為AD9228的模擬信號差動輸入接口，圖中的旁路電容值決定于輸入信號的頻率，在一定條件下電

10、容值可以減小或者不需要電容。    圖2  AD9228的模擬信號差動輸入接口    Fig 2  Differential analog signal input interface of AD9228    圖3為AD9228的時鐘差動輸入接口。單端信號通過射頻變壓器轉化為差分信號，形成低抖動的時鐘源。次級反接的肖特基二極管對將輸入AD9228差分時鐘的幅度限制在大約0.8 Vpp的范圍。這有助于防止時鐘信號從輸入到AD9228的其他部分出現大的電壓抖動，而且這樣還保留了時鐘上升沿

11、和下降沿時間短的特點，這對于低抖動的時鐘特性都發(fā)揮著及其重要的作用。    圖3  AD9228的時鐘差動輸入接口    Fig 3  Differential clock signal input interface of AD9228     11-02-08 16:28:00     編輯：studa20    3.2  AD9228輸出與FPGA的接口   

12、AD9228的輸出數據和時鐘信號都是LVDS格式。因為在低電壓，差分信號能在差分PCB線對數以幾百MSPS的速度傳輸，其低壓幅和低電流驅動輸出實現了低噪聲和低功耗，差分信號還具有良好的抗噪特性2。因此，在FPGA接收數據和時鐘信號時，需要考慮差分信號的連接問題，我們選用了XILINX公司的spartan-3系列FPGA，此款FPGA擁有多對差分I/O引腳對，可以匹配8種不同的差分標準，包括LVDS。因此只要將差分信號線直接與FPGA的差分引腳對相連，后續(xù)轉換電路通過VHDL編程調用內部邏輯模塊完成即可。    3.3  LVDS電平變換及串并轉換

13、0;   LVDS信號總線在信號傳輸過程中有許多優(yōu)點，圖4  AD9228與FPGA的連接圖    Fig 4  The connection of AD9228 and FPGA    但是后級信號的存儲需要信號是并行的，所以要對AD9228輸出的LVDS信號做串并轉換。串并轉換過程用XILINX公司的spartan3系列FPGA實現。通過VHDL程序實現信號格式的轉變和串并信號的轉換，圖5所示為VHDL串并轉換程序功能框圖。A/D轉換后的差分數字信號先轉化為TTL或者CMOS電平，包括數據信

14、號和時鐘信號，然后將12位串行數據，根據FCO時鐘的上升沿和下降沿分為兩組數據，每一組數據都有六位數據，分別對六位數據做串轉并處理，即分別將兩組數據信號送入以DCO為時鐘的兩組級聯D觸發(fā)器，每組D觸發(fā)器都由6個D觸發(fā)器級聯而成。然后每隔一個FCO時鐘，從這12個D觸發(fā)器的輸出引出12位同步的數據信號，即最后的12位的并行輸出信號。 現在舉例說明XILINX公司的spartan3系列FPGA實現的LVDS信號的轉化。如下為時鐘輸入模塊，verilog語言的描述如下：    IBUFGDSLVDS33 lvdsdcoibufg (.I (dcop), .IB

15、 (dcon), .O (dco);    IBUFGDSLVDS33 lvdsframeibufg (.I (fcop), .IB (fcon), .O (framein);    如下為數據輸入模塊，verilog語言的描述如下：    IBUFDSLVDS33 lvdsdataibufa (.I (dinap), .IB (dinan), .O (dataa);       IBUFDSLVDS33 lvdsdataibufb (.I (d

16、inbp), .IB (dinbn), .O (datab);       IBUFDSLVDS33 lvdsdataibufc (.I (dincp), .IB (dincn), .O (datac);       IBUFDSLVDS33 lvdsdataibufd (.I (dindp), .IB (dindn), .O (datad);       上述模塊都是spartan3系列FPGA內部自動生成的，直接

17、調用即可。輸入為差分信號的正負極，輸出直接轉化為LVCOMS信號電平3。    4  電路調式    電路調試部分主要是通過SPI接口編程重新設置AD9228的內部寄存器值和對AD9228的特殊功能引腳設置不同的值，以改變其功能特性，然后通過檢測輸出的外部數據來判斷電路的工作狀態(tài)。    電路板焊接完成，AD9228接入電源，接入CLK信號，輸入懸空，但是CSB引腳與AVDD相接，即CSB處于高電平狀態(tài)，然后再將SCLK/DTP復用引腳與AVDD相連，此時AD9228處于測試狀態(tài)，輸出結果應該為

18、1000 0000 0000，同時FOC的頻率應該與CLK輸入時鐘頻率大小相同，而DCO為CLK時鐘頻率的六倍。我們用示波器測試經FPGA轉化后的輸出信號，顯示結果和預期的一樣，表明AD9228和FPGA工作正常。    5  總結    我們介紹了數字超聲成像系統(tǒng)中數據采集電路的設計。AD9228芯片較好地實現了高速A/D轉換功能。該電路系統(tǒng)還實現了對AD9228的低電壓差分信號（LVDS）輸出的電平變化和解串功能，并最終輸出12位并行的TTL數據?！緟⒖嘉墨I】  1唐昱，彭虎. 超聲骨密度測量系統(tǒng)的設計J.生物

19、醫(yī)學工程研究，2006,25(4):224-232.2宋光德，胡宏波.一種基于FPGA的A 超數字式探傷系統(tǒng)的研究J. 電子技術應用，2003(10):29-31.3孫航. Xilinx可編程邏輯器件的高級應用和設計技巧M.北京: 電子工業(yè)出版社,2004.     11-02-08 16:28:00     編輯：studa20    3.2  AD9228輸出與FPGA的接口    AD9228的輸出數據和時鐘信號都是LVDS格式。因為在低電

20、壓，差分信號能在差分PCB線對數以幾百MSPS的速度傳輸，其低壓幅和低電流驅動輸出實現了低噪聲和低功耗，差分信號還具有良好的抗噪特性2。因此，在FPGA接收數據和時鐘信號時，需要考慮差分信號的連接問題，我們選用了XILINX公司的spartan-3系列FPGA，此款FPGA擁有多對差分I/O引腳對，可以匹配8種不同的差分標準，包括LVDS。因此只要將差分信號線直接與FPGA的差分引腳對相連，后續(xù)轉換電路通過VHDL編程調用內部邏輯模塊完成即可。    3.3  LVDS電平變換及串并轉換    LVDS信號總線在信號傳輸過程

21、中有許多優(yōu)點，圖4  AD9228與FPGA的連接圖    Fig 4  The connection of AD9228 and FPGA    但是后級信號的存儲需要信號是并行的，所以要對AD9228輸出的LVDS信號做串并轉換。串并轉換過程用XILINX公司的spartan3系列FPGA實現。通過VHDL程序實現信號格式的轉變和串并信號的轉換，圖5所示為VHDL串并轉換程序功能框圖。A/D轉換后的差分數字信號先轉化為TTL或者CMOS電平，包括數據信號和時鐘信號，然后將12位串行數據，根據FCO時鐘的上升沿和

22、下降沿分為兩組數據，每一組數據都有六位數據，分別對六位數據做串轉并處理，即分別將兩組數據信號送入以DCO為時鐘的兩組級聯D觸發(fā)器，每組D觸發(fā)器都由6個D觸發(fā)器級聯而成。然后每隔一個FCO時鐘，從這12個D觸發(fā)器的輸出引出12位同步的數據信號，即最后的12位的并行輸出信號。 現在舉例說明XILINX公司的spartan3系列FPGA實現的LVDS信號的轉化。如下為時鐘輸入模塊，verilog語言的描述如下：    IBUFGDSLVDS33 lvdsdcoibufg (.I (dcop), .IB (dcon), .O (dco);  

23、  IBUFGDSLVDS33 lvdsframeibufg (.I (fcop), .IB (fcon), .O (framein);    如下為數據輸入模塊，verilog語言的描述如下：    IBUFDSLVDS33 lvdsdataibufa (.I (dinap), .IB (dinan), .O (dataa);       IBUFDSLVDS33 lvdsdataibufb (.I (dinbp), .IB (dinbn), .O (datab);       IBUFDSLVDS33 lvdsdataibufc (.I (dincp), .IB (dincn), .O (datac);       IBUFDSLVDS33 lvdsdataibufd (.I (dindp), .IB (dindn), .O (datad); &