EMC-EMI之設計技巧與實戰(zhàn)設計

1、EMC-EMI之設計技巧與實戰(zhàn)設計 本次大講臺的前幾部分我們從EMC元器件的選擇與應用技巧、EMC四大設計技巧、 EMC的PCB設計技術及EMC/EMI之綜合設計解決方案四方面對電磁兼容器件選型與設計技巧的知識進行了比較系統(tǒng)全面的講解。本講將以問答的形式，從PCB設計技巧及抗干擾 措施、屏蔽設計要點、手持產品干擾源定位及解決方案等角度探討電磁兼容設計的設計技巧及實戰(zhàn)設計中的難題，以幫助工程師進一步理解電磁兼容器件選型方法與設計技巧，更好地 進行產品的電磁兼容設計。 理解EMC設計技巧 Q1:PCB設計中濾波時選用電感值和電容值的方法是什么？ A1:電感值的選用除了考慮所想濾掉的噪聲頻率外，還要

2、考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripplenoise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。另外，如果這LC是 放在開關式電源(switchingregulationpower)的輸出端時，還要注意此LC所產生的極點零 點(pole/zero)對負反饋控制(negativefeedbackcontrol)回路穩(wěn)定度的影響。 Q2:PCB設計中模擬電源處的濾波經常是用LC電路。但是為什么有時LC比RC濾波效果 差？ A2:L

3、C與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為 電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不 夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能， 效率較差，且要注意所選電阻能承受的功率。 Q3:在設計PCB板時，有如下兩個疊層方案：疊層1信號地信號電源+1.5V 信號電源+2.5V信號電源+1.25V電源+1.2V信號電源+3.3V信號電源+1.8V信號地信號疊層2信號地信號電源+1.5V信號地信號電源+1.25V+1.8V電源+2.5V+1.2V信號地信號電源+3.3V信號地信號哪一種疊層

4、順序比較優(yōu)選？對于疊層2,中間的兩個分割電源層是否會對 相鄰的信號層產生影響？這兩個信號層已經有地平面給信號作為回流路徑。 A3:應該說兩種層疊各有好處。第一種保證了平面層的完整，第二種增加了地層數(shù)目，有效降低了電源平面的阻抗，對抑制系統(tǒng)EMI有好處。理論上講，電源平面和地平面對于交流信號是等效的。但實際上，地平面具有比電源平面更好的交流阻抗，信號優(yōu)選地平面作為 回流平面。但是由于層疊厚度因素的影響，例如信號和電源層間介質厚度小于與地之間的介 質厚度，第二種層疊中跨分割的信號同樣在電源分隔處存在信號回流不完整的問題。 Q4:若干PCB組成系統(tǒng)，各板之間的地線應如何連接？ A4:各個PCB板子相

5、互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B 板子，一定會有等量的電流從地層流回到A板子(此為Kirchoffcurrentlaw)。這地層上的 電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配 給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法（例如， 在某處制造低阻抗，讓大部分的電流從這個地方走），降低對其它較敏感信號的影響。 Q5:PCB設計中如何解決高速布線與EMI的沖突？ A5:因EMI所加的電阻電容或ferritebead,不能造成信

6、號的一些電氣特性不符合規(guī)范。所以，最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題， 如高速信號走內層。 最后才用電阻電容或ferritebead的方式，以降低對信號的傷害。 Q6:PCB設計中，如何避免串擾？ A6:變化的信號（例如階躍信號）沿傳輸線由A到B傳播，傳輸線C-D上會產生耦合信號，變化的信號一旦結束也就是信號恢復到穩(wěn)定的直流電平時，耦合信號也就不存在了，因此串 擾僅發(fā)生在信號跳變的過程當中，并且信號沿的變化（轉換率）越快，產生的串擾也就越大。 空間中耦合的電磁場可以提取為無數(shù)耦合電容和耦合電感的集合，其中由耦合電容產生的串 擾信號在受害網絡上可以分成前向串擾和反向串擾S

7、c,這個兩個信號極性相同；由耦合電 感產生的串擾信號也分成前向串擾和反向串擾SL,這兩個信號極性相反。耦合電感電容產 生的前向串擾和反向串擾同時存在，并且大小幾乎相等，這樣，在受害網絡上的前向串擾信 號由于極性相反，相互抵消，反向串擾極性相同，疊加增強。串擾分析的模式通常包括默認模式，三態(tài)模式和最壞情況模式分析。默認模式類似我們實際對串擾測試的方式，即侵害網 絡驅動器由翻轉信號驅動，受害網絡驅動器保持初始狀態(tài)（高電平或低電平），然后計算串擾值。這種方式對于單向信號的串擾分析比較有效。三態(tài)模式是指侵害網絡驅動器由翻轉信 號驅動，受害的網絡的三態(tài)終端置為高阻狀態(tài)，來檢測串擾大小。這種方式對雙向或復

8、雜拓 樸網絡比較有效。最壞情況分析是指將受害網絡的驅動器保持初始狀態(tài)，仿真器計算所有默 認侵害網絡對每一個受害網絡的串擾的總和。這種方式一般只對個別關鍵網絡進行分析，因 為要計算的組合太多，仿真速度比較慢。 Q7:在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB 的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請介紹在高速（100MHz）高密度PCB設計中的技巧？ A7：在設計高速高密度PCB時，串擾（crosstalkinterference）確實是要特別注意的，因為它 對時序（timing）與信號完整性（signalintegri

9、ty）有很大的影響。以下提供幾個注意的地方：1.控制走線特性阻抗的連續(xù)與匹配。 2 .走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及 信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。 3 .選擇適當?shù)亩私臃绞健?4 .避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同 層相鄰走線的情形還大。 5 .利用盲埋孔（blind/buriedvia）來增加走線面積。但是PCB板的制作成本會增加。在實際 執(zhí)行時確實很難達到完全平行與等長，不過還是要盡量做到。 除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影

10、響。 Q8:設計屏蔽機箱時，根據哪些因素選擇屏蔽材料? A8:從電磁屏蔽的角度考慮，主要要考慮所屏蔽的電場波的種類。對于電場波、平面波或頻率較高 的磁場波，一般金屬都可以滿足要求，對于低頻磁場波，要使用導磁率較高的材料。 Q9:機箱的屏蔽效能除了受屏蔽材料的影響以外，還受什么因素的影響？ A9:受兩個因素的影響，一是機箱上的導電不連續(xù)點，例如孔洞、縫隙等；另一個是穿過屏蔽箱的導線，如信號電纜、電源線等。 Q10:屏蔽磁場輻射源時要注意什么問題？ A10:由于磁場波的波阻抗很低，因此反射損耗很小，而主要靠吸收損耗達到屏蔽的目的。因此要選 擇導磁率較高的屏蔽材料。另外，在做結構設計時，要使屏蔽層盡

11、量遠離輻射源（以增加反 射損耗）， 盡量避免孔洞、縫隙等靠近輻射源。 解決EMC設計實戰(zhàn)難題 Q11:設計的DCDC電路，電感在工作的時候會叫，有噪音，但是電路工作正常，也不發(fā)熱，這種情況會不會影響可靠性，電感的選擇是不是有問題？ A11:發(fā)生噪音現(xiàn)象的原因是電磁干擾，說明電感漏磁出來與其他線路結合起來形成了噪聲，剛好是在這個頻率，這種情況可以選擇不同形式的電感來解決。比如電感是由下往上繞的，沒有磁屏蔽的結構，則可以選擇橫向的，來解決這個問題。 Q12:某個手持測試產品，可以電池供電，同時也可以采取外置適配器供電方式。適配器單獨帶負載輻射發(fā)射（RE）測試可以通過，手持產品在電池供電情況下輻射發(fā)

12、射（RE）也可 以通過，并且余量都比較大，但是在帶外置適配器的情況下，卻在160M頻率左右超標較多， 不能通過認證。是何原因？怎么定位干擾源？耦合途徑？定位清楚如何解決？A12:本身 這個問題干擾源有兩個可能，適配器的開關頻率，手持測試產品本身的晶振以及內部的開關 電源頻率。 單獨測試沒有超標， 搭配測試超標說明耦合途徑是產品的電源電纜。 定位時可以有多個辦法： 1、在電源輸出線纜（也就是產品電源輸入線）的兩端分別加磁環(huán)試驗，如果靠近適配器相對下降比較大，說明是適配器導致，否則原因就是由手持產品內部干擾源導致； 2、在手持產品的電源輸入接口共模電感采取頻譜儀測試看那一端干擾幅度大，如果是共模電

13、感里側的干擾大，則說明是手持產品的干擾； 3、如果懷疑外部適配器，干脆直接替換測試，如果沒有這個頻點，就說明是適配器問題。 通過上面方法定位后發(fā)現(xiàn)，確實是電源適配器問題。盡管開關電源頻率只有KHZ級別，但 往往干擾能夠到幾十、幾百MHZ,同時電源適配器負載不同，空間輻射發(fā)射的測試結果也會不一樣。 Q13:在設計一款手機充電器用高頻變壓器時，在頻率0.3M3M遇到EMC超標問題（在輸 入240v,輸出500mA的情況下，是否有改善對策降低EMC干擾？現(xiàn)狀為12dB,要改善至4dB以下），具體情況如下： (1)使用EF12.6CORE (2)繞組結構如下 NP(輸入)210TS0.1mm(wire)密卷感值：4.56mH12% sld(屏蔽)22TS0.2mm(wire)滿一層 NS(輸出)12TS0.3