ADC_《AD7938》12位高速并行模數(shù)轉換器_HJ

1、AD7938 模數(shù)轉換 - Soochow university HJ 2010-12-201 引腳圖 2 內(nèi)部結構圖 3 引腳功能VIN0VIN7模擬輸入8通道（用以采集模擬信號的通道）未使用的通道應接地，減少噪聲CLKIN工作時鐘，13個輸入的CLK周期為一個轉換周期，可以連續(xù)或間斷輸入CONVST開始轉換命令，下降沿開始保持，并進入轉換周期CS片選。與WR、RD配合可以從數(shù)據(jù)口讀數(shù)據(jù)或寫數(shù)據(jù)進內(nèi)部寄存器BUSY忙輸出，為高則表示正在轉換W/B字/字節(jié)模式。字模式下可寫內(nèi)部寄存器WR，RD讀使能，寫使能DB8/HBEN 數(shù)據(jù)位8/高位數(shù)據(jù)線使能當W/B引腳為高電平，則此引腳為DB8；W/B

2、引腳為低電平，則此引腳為高位數(shù)據(jù)線使能HBEN當HBEN為低電平時，低8位數(shù)據(jù)被讀到DB0DB7；當HBEN為高電平時，高四位數(shù)據(jù)被讀到DB0DB3DB0DB7DB9DB11數(shù)據(jù)位0-數(shù)據(jù)位7，數(shù)據(jù)位9-數(shù)據(jù)位11（字模式下有效）受控于CS, RD, WR三引腳，邏輯高低電平取決于VDRIVEVDRIVE數(shù)字電源（不能比VDD高0.3V），數(shù)字邏輯基準電平輸入VDD模擬電源（范圍2.7V-5.25V）VREFIN/OUT輸入/輸出參考電壓（將采集的模擬信號量化為數(shù)字量的基準）DGND數(shù)字地，為芯片中的所有數(shù)字電路提供零電位AGND模擬地4功能簡介：AD7938是12位高速逐次比較型ADC，外接

3、頻率源決定轉換速率，內(nèi)置2.5V參考電壓源（也可外接參考源），8通道接口（軟件配置接入方式），內(nèi)置轉換順序管理器（自動切換多通道輪流轉換），高速并行接口（支持字模式（12bs）和字節(jié)模式（8bs）。AD7938片內(nèi)有兩個只寫寄存器： （控制寄存器的數(shù)據(jù)寫入由CS和WR控制，在字模式下從DB0到DB11輸入（初始化全為0），影子寄存器的數(shù)據(jù)在WR的上升沿由DB0到DB7寫入） 12位的控制寄存器（設定芯片不同工作模式和狀態(tài)）DB11DB10DB9DB8DB7DB6DB5DB4DB3DB2DB1DB0PM1PM0CODDNGREFADD2ADD1ADD0MODE1MODE0SHDWSEQRANGE

4、PM0,PM1：確定電源方案。00則正常工作01則轉換一次后自動待機，10則轉換一次后自動停機，11則完全停機。ADD2,ADD1,ADD0,MODE1,MODE0：設定模擬輸入方式通道地址MODE0=0MODE1=08通道單端輸入MODE0=0MODE1=14通道完全差分輸入MODE0=1MODE1=04通道準差分輸入MODE0=1MODE1=17通道準差分輸入ADD2ADD1ADD0VIN+VIN-VIN+VIN-VIN+VIN-VIN+VIN-000VIN0AGNDVIN0VIN1VIN0VIN1VIN0VIN7001VIN1AGNDVIN1VIN0VIN1VIN0VIN1VIN7010

5、VIN2AGNDVIN2VIN3VIN2VIN3VIN2VIN7011VIN3AGNDVIN3VIN2VIN3VIN2VIN3VIN7100VIN4AGNDVIN4VIN5VIN4VIN5VIN4VIN7101VIN5AGNDVIN5VIN4VIN5VIN4VIN5VIN7110VIN6AGNDVIN6VIN7VIN6VIN7VIN6VIN7111VIN7AGNDVIN7VIN6VIN7VIN6無效無效SEQ,SHDW：決定順序管理器工作方式。00則不啟用順序管理器（此時轉換通道由ADD2ADD0決定），01則接下來寫操作將數(shù)據(jù)寫入影子寄存器，且立即啟動順序管理器工作10則可改寫控制寄存器其他

6、位，不會終止順序管理器的工作11則自動從0通道至由ADD2ADD0決定的最高轉換通道輪流轉換，不必寫影子寄存器CODDNG：1則輸出數(shù)據(jù)二進制補碼，以輸入范圍的中點為0 0則輸出數(shù)據(jù)位二進制碼。REF：1則選用內(nèi)部參考電壓。 0則使用外部參考源。RANGE：1則設定輸入范圍為02VREF 0則設定輸入范圍為0VREF 8位影子寄存器（設定轉換的模擬通道，僅當順序管理器工作時有效）DB7DB6DB5DB4DB3DB2DB1DB0VIN7VIN6VIN5VIN4VIN3VIN2VIN1VIN0AD7938影子寄存器每一位對應一個模擬通道（置1則選定），最高位對應VIN7，最低位對應VIN0。轉換次

7、序設定好后，每次CONVST引腳有效，則自動按照最低通道到最高通道的次序輪流轉換。僅當SEQ,SHDW被設定為其他方式（除10）時停止寫12位的控制寄存器當使用順序管理器時，在CONVST引腳構造下降沿，每次按影子寄存器自動轉換結束讀出數(shù)據(jù)即可。當未啟用順序管理器時，在CONVST引腳構造下降沿，開始轉換，BUSY引腳由高變低即可讀出數(shù)據(jù)。然后重復之前操作5 應用指南PARALLEL INTERFACEAD7938/AD7939有一個靈活的，高速，并行接口。該接口是12位（AD7938）或10位（AD7939）寬，無論是在字（W/B=1）或字節(jié)（W/B=0）模式下均可操作。CONVST的信號用

8、于啟動轉換，當在自動關機或自動待機模式下運行時，它用來啟動上電。   CONVST的下降沿用于啟動轉換，它將ADC采樣-保持功能加入到采樣。一旦CONVST信號變?yōu)榈碗娖?，則BUSY信號會變高用于提供持續(xù)的轉換時間。在CLKIN信號的第14個下降沿，CONVST必須被設為高電平，且需保持至少T1時間。否則，轉換被中止，采樣-保持狀態(tài)返回到采樣狀態(tài). 如轉換結束，則BUSY信號變低，用于激活一個中斷服務程序。CS和RD有效，讀取12位或10位轉換數(shù)據(jù)。當電源首次給芯片供電時，必須產(chǎn)生一個CONVST上升沿以將采樣-保持功能加入到采樣。在CONVST信號變低啟動轉換之前，CON

9、VST信號至少要保持高電平125 ns。在CONVST的下降沿ADC進入保持狀態(tài)，在CLKIN信號第13個上升沿時回到采樣狀態(tài)（見圖36）。在自動關機或自動待機模式下，如ADC在轉換結束時斷電，一個CONVST的上升沿信號用于啟動上電。Reading Data from the AD7938/AD7939   當W/B=1時，AD7938/AD7939接口工作在字模式，在這種情況下，一個讀操作即可獲取引腳DB0/DB2 到DB11上的字數(shù)據(jù)，DB8/HBEN引腳作DB8功能。當W/B=0時，AD7938/AD7939接口工作在字節(jié)模式，在這種情況下，DB8/HBEN引腳作H

10、BEN功能，必須兩個讀操作才可獲取轉換數(shù)據(jù)，每個讀操作得到引腳DB0到DB7上的8位數(shù)據(jù)，HBEN引腳負責決定讀操作獲取12位或10位字的高字節(jié)或低位字節(jié)。對于低字節(jié)讀，DB0到DB7提供的12位字的八個最低有效位。對于10位操作，低字節(jié)的兩個最低有效位是0，六轉換數(shù)據(jù)位之后。對于高讀字節(jié)，DB0到DB3提供了12位or10位字的四個最高有效位。到高字節(jié)DB7 DB5提供通道的ID。圖36顯示了一個12位或10位讀周期時序圖。在字模式下，HBEN輸入不存在的，只需一次讀操作即可從芯片訪問數(shù)據(jù)。當在字節(jié)模式時，兩個讀周期，如圖37所示，必須要訪問device.The CS和RD信號的完整的數(shù)據(jù)字

11、的門控內(nèi)部和水平觸發(fā)低有效。無論字或字節(jié)模式，CS和RD可同時有效， 因為T10和T11最小為0 ns，這意味著總線不斷受到AD7938/AD7939驅動。   當CS和RD變低后，時間T13用于將轉換數(shù)據(jù)放置到數(shù)據(jù)總線上。在RD的上升沿將轉換數(shù)據(jù)鎖存。經(jīng)過t14時間，數(shù)據(jù)線又變?yōu)闉槿龖B(tài)。   另外，如（本次轉換數(shù)據(jù)已讀取后）CS和RD一直保持低電平，轉換數(shù)據(jù)仍有效存在，一直被放在數(shù)據(jù)總線上，直到下次轉換周期的BUSY下降沿之前的t9時間。   請注意，如果在轉換時間內(nèi)RD信號有脈沖波動，這會導致約0.25 LSB的線性度性能下降。在

12、讀周期時CS和RD同時有效不會造成任何性能下降。Writing Data to the AD7938/AD7939   當W/B=1時，一個寫操作即可將DB0到DB11引腳上的字數(shù)據(jù)配置進AD7938/AD7939的控制寄存器。DB8/HBEN作DB8功能。寫入AD7938/AD7939的數(shù)據(jù)應被放在DB0到DB11的引腳上，DB0是字數(shù)據(jù)的LSB。當W/B=0時，AD7938/AD7939需要兩個寫操作傳輸一個完整的12位字。 DB8/HBEN承擔其HBEN功能。寫入AD7938/AD7939數(shù)據(jù)應提供關于DB0到DB7輸入。 HBEN決定是否寫入的字節(jié)高字節(jié)或低字節(jié)的數(shù)

13、據(jù)。數(shù)據(jù)字的低字節(jié)應該先寫與DB0是完整的數(shù)據(jù)字的LSB。對于高字節(jié)寫，HBEN應該是高投入和對DB0數(shù)據(jù)應該是數(shù)據(jù)位的12位字8。在字和字節(jié)模式里，一個寫操作即可配置影子寄存器，因為它只是8位寬，圖38顯示了在字模式下AD7938/AD7939寫周期時序圖。在Word模式下，HBEN輸入不存在的，只需一個寫操作即可將數(shù)據(jù)寫入芯片。數(shù)據(jù)由DB0到DB11提供。當在字節(jié)模式時，兩個寫在圖39所示的周期需要寫完整的數(shù)據(jù)字的AD7938/AD7939。在圖39，第一次寫入的數(shù)據(jù)傳輸從DB0字的低8位DB7，第二寫傳輸上四個數(shù)據(jù)字位。當寫入AD7938/AD7939，高四位字節(jié)必須為0。 &

14、#160; 數(shù)據(jù)在WR上升沿被鎖存到芯片。在WR上升沿之前，該數(shù)據(jù)需要時間t7建立，并在WR上升沿后保持時間t8。 CS和WR信號選通內(nèi)部。CS和WR可同時有效，t4和t5時間最小可為0 ns（假設CS和RD未同步）。時序約束6 自己應用 AD7938是8通道10/12位的ADC，外接頻率決定轉換速度，最高可達1.5M采樣率。其內(nèi)部有12位的控制寄存器和8位的影子寄存器。以對0通道和2通道兩路循環(huán)采樣轉換為例，CLKIN、W/B、Vref分別給出轉換時鐘，輸出數(shù)據(jù)模式，參考電壓，在CS和WR的作用下將12位配置數(shù)據(jù)放在并口上，在WR上升沿會自動載入內(nèi)部控制寄存器，將其中的SEQ,SHDW位設定

15、01，再次在CS和WR的作用下將8位配置數(shù)據(jù)放至低位并口上，在WR上升沿會自動載入內(nèi)部影子寄存器。接下來啟動讀進程，在CS、CONVST的作用下，啟動轉換，等待AD的BUSY為低（需要14個時鐘）時，在RD的上升沿將轉換好的數(shù)據(jù)放至DB0DB11，等待來讀。第一個讀周期讀取低通道轉換數(shù)據(jù)，接下來依次到高通道，循環(huán)讀取。用狀態(tài)機設計法（VHDL語言）對AD7938進行采樣控制1初始化：硬件：VDRIVE、VDD（工作電源+3.3V）VREFIN/OUT（接外部參考源+3.3V）DGND、AGND（分別接地）W/B=1：字模式下工作（12位轉換輸出）軟件配置：寫12位控制寄存器、寫8位的影子寄存器

16、2 狀態(tài)機轉換圖：3 VHDL源程序：源程序文件夾名：ad7938_004_05- - - - - -功能，對輸入口Vin0和Vin2循環(huán)采樣，并通過兩路12位的并口直接輸出- - - - - -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity justtryp is port(AD7938_buffer_in: inout std_logic_vector(11 downto 0); -來自7938轉換好的12位數(shù)據(jù) clk:

17、 in std_logic; -FPGA工作時鐘 (區(qū)別于7938工作時鐘) busy: in std_logic; -轉換狀態(tài)指示，高電平表示正在轉換 cs: out std_logic:='1' -片選信號 convst: out std_logic:='1' -轉換開始信號，下降沿保持 rd: out std_logic:='1' -讀數(shù)據(jù) wr: out std_logic:='1' -寫數(shù)據(jù)使能 wb: out std_logic; -字與字節(jié)模式 AD7938_buffer_out0: out std_logic_ve

18、ctor(11 downto 0); -12位數(shù)據(jù)輸出 AD7938_buffer_out2: out std_logic_vector(11 downto 0); -12位數(shù)據(jù)輸出end justtryp;architecture Behavioral of justtryp is signal read_state:integer range 0 to 13:=0; signal write_state:integer range 0 to 9:=0; constant delaytime:std_logic_vector(7 downto 0) := x"04" si

19、gnal delaycount: std_logic_vector(7 downto 0) :=delaytime; signal real_value0: std_logic_vector(11 downto 0); signal real_value2: std_logic_vector(11 downto 0); signal lock0: std_logic:='0' - 0通道轉換后數(shù)據(jù)讀出標志 signal lock2: std_logic:='0' - 1通道轉換后數(shù)據(jù)讀出標志 constant wb_value: std_logic:='

20、1' - 字模式有效 signal flag: bit:='0'-寫數(shù)據(jù)與讀數(shù)據(jù)標志 signal oe: bit:='0'-雙向口輸入輸出標志 signal AD_value: std_logic_vector(11 downto 0); constant AD_control_value : std_logic_vector(11 downto 0):=x"004" -PM1，PM0，CODDNG，REF:0000，使用外部參考源 -ADD2，ADD1，ADD0，M0DE1：0000，xxx設定輸入通道 -MODE0，SHDW,S

21、EQ,RANGE:010x，x設定輸入電壓范圍 constant AD_shdw_value : std_logic_vector(11 downto 0):=x"005" -DB7DB0begin AD7938_buffer_out0 <= real_value0; AD7938_buffer_out2 <= real_value2; wb<=wb_value; AD7938_buffer_in<=AD_value when (oe='0') else (others => 'Z') ;-oe為0時作輸出口，否

22、則則置為高阻狀態(tài)作輸入-process (lock0) - 此進程中，在lock0的上升沿將數(shù)據(jù)讀出begin if lock0='1' and lock0'event then real_value0 <= AD7938_buffer_in ; end if;end process; -process (lock2) - 此進程中，在lock2的上升沿將數(shù)據(jù)讀出begin if lock2='1' and lock2'event then real_value2 <= AD7938_buffer_in ; end if;end pr

23、ocess; -process (clk) -延時后再開始工作begin if (clk'event and clk='1') then if (delaycount /= x"00") then delaycount <= delaycount - 1; end if; end if;end process; -process (clk) begin if (clk'event and clk='1' and delaycount= x"00" ) then if(flag='0')

24、then -寫狀態(tài)有效 write_state<=write_state+1; if(write_state=9)then write_state<=0; flag<='1' oe<='1' end if; case write_state is when 0=>cs<='1'convst<='1'wr<='1'rd<='1' when 1=>cs<='0'convst<='1'wr<=&#

25、39;1'rd<='1' AD_value<= AD_control_value; when 2=>cs<='0'convst<='1'wr<='0'rd<='1' when 3=>cs<='0'convst<='1'wr<='1'rd<='1' -在wr上升沿，AD自動將數(shù)據(jù)讀入內(nèi)部寄存器 when 4=>cs<='1'convst<=&

26、#39;1'wr<='1'rd<='1' when 5=>cs<='1'convst<='1'wr<='1'rd<='1' when 6=>cs<='0'convst<='1'wr<='1'rd<='1' AD_value<= AD_shdw_value; when 7=>cs<='0'convst<='1&#

27、39;wr<='0'rd<='1' when 8=>cs<='0'convst<='1'wr<='1'rd<='1' -在wr上升沿，AD自動將數(shù)據(jù)讀入內(nèi)部寄存器 when 9=>cs<='1'convst<='1'wr<='1'rd<='1' when others => write_state <=0; end case ; else -讀狀態(tài)有效

28、read_state<=read_state+1; if(read_state=13)then read_state<=0; end if; case read_state is when 0=>cs<='1'convst<='1'wr<='1'rd<='1'lock0<='0'lock2<='0'-7938初始化 when 1=>cs<='1'convst<='0'wr<='1&#

29、39;rd<='1'lock0<='0'lock2<='0'-啟動采樣 when 2=>cs<='1'convst<='0'wr<='1'rd<='1'lock0<='0'lock2<='0' if (busy='0') then read_state <= 3; -轉換結束，進入下一狀態(tài) else read_state <=2; -轉換未結束，繼續(xù)等待 end i

30、f ; when 3=>cs<='0'convst<='1'wr<='1'rd<='1'lock0<='0'lock2<='0' when 4=>cs<='0'convst<='1'wr<='1'rd<='0'lock0<='0'lock2<='0'-開啟RD,建立轉換好的數(shù)據(jù) when 5=>cs<='

31、;0'convst<='1'wr<='1'rd<='1'lock0<='1'lock2<='0'-在rd的上升沿讀 when 6=>cs<='1'convst<='1'wr<='1'rd<='1'lock0<='0'lock2<='0' when 7=>cs<='1'convst<='1'wr

32、<='1'rd<='1'lock0<='0'lock2<='0'-7938初始化 when 8=>cs<='1'convst<='0'wr<='1'rd<='1'lock0<='0'lock2<='0'-啟動采樣 when 9=>cs<='1'convst<='0'wr<='1'rd<='

33、;1'lock0<='0'lock2<='0' if (busy='0') then read_state <= 10; -轉換結束，進入下一狀態(tài) else read_state <=9; -轉換未結束，繼續(xù)等待 end if ; when 10=>cs<='0'convst<='1'wr<='1'rd<='1'lock0<='0'lock2<='0' when 11=>c

34、s<='0'convst<='1'wr<='1'rd<='0'lock0<='0'lock2<='0'-開啟RD,建立轉換好的數(shù)據(jù) when 12=>cs<='0'convst<='1'wr<='1'rd<='1'lock0<='0'lock2<='1'-在rd的上升沿讀 when 13=>cs<='1

35、9;convst<='1'wr<='1'rd<='1'lock0<='0'lock2<='0' when others => read_state <=0; end case ; end if; end if;end process; end Behavioral;源程序文件夾名：ad_to_fifo- - - - - -功能，元件例化，通過data產(chǎn)生仿真數(shù)據(jù)送給ad7938，ad7938不采用影子寄存器，設定控制寄存器最高通道為Vin7，即8路循環(huán)采樣，并將12位數(shù)據(jù)加

36、上4位地址數(shù)據(jù)形成16數(shù)據(jù)，送給fifo模塊- - - - - -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ad7938_1E6 is port(adc_clk: in std_logic;-25M clk adc_data: inout std_logic_vector(11 downto 0); adc_busy: in std_logic; adc_cs: out std_logic:='1' ad

37、c_convst: out std_logic:='1' adc_rd: out std_logic:='1' adc_wr: out std_logic:='1' adc_wb: out std_logic;fifo_adc_wrclk: out std_logic:='0' fifo_adc_wren: out std_logic:='0' fifo_adc_full: in std_logic; fifo_adc_data: out std_logic_vector(15 downto 0) );end ad

38、7938_1E6;architecture Behavioral of ad7938_1E6 is signal read_adc_state:integer range 0 to 10:=0; signal write_adc_state:integer range 0 to 4:=0; constant delaytime:std_logic_vector(7 downto 0) := x"04" signal delaycount: std_logic_vector(7 downto 0) :=delaytime; signal shdw_state:integer

39、range 0 to 7:=0; signal real_value: std_logic_vector(15 downto 0); signal lock: std_logic:='0' constant wb_value: std_logic:='1' signal adc_process_flag: bit:='0' signal oe: bit:='0' constant AD_control_value : std_logic_vector(11 downto 0):=x"1E6"begin fifo

40、_adc_data <= real_value; adc_wb<=wb_value; adc_data<=AD_control_value when (oe='0') else (others => 'Z') ;-process (adc_clk)begin if (adc_clk'event and adc_clk='1') then if (delaycount /= x"00") then delaycount <= delaycount - 1; end if; end if;en

41、d process; -process (lock) begin if lock='1' and lock'event then shdw_state<=shdw_state+1; if (shdw_state=7) then shdw_state<=0; end if; case shdw_state is when 0=> real_value <= "0000"&adc_data ; when 1=> real_value <= "0001"&adc_data ; when

42、 2=> real_value <= "0010"&adc_data ; when 3=> real_value <= "0011"&adc_data ; when 4=> real_value <= "0100"&adc_data ; when 5=> real_value <= "0101"&adc_data ; when 6=> real_value <= "0110"&adc_data ;

43、 when 7=> real_value <= "0111"&adc_data ; when others =>shdw_state<=0; end case; end if;end process; -process (adc_clk,fifo_adc_full) begin if (adc_clk'event and adc_clk='1' and delaycount= x"00") then- if(adc_process_flag='0')then write_adc_st

44、ate<=write_adc_state+1; if(write_adc_state=4)then write_adc_state<=0; adc_process_flag<='1' oe<='1' end if; case write_adc_state is when 0=>adc_cs<='1'adc_convst<='1'adc_wr<='1'adc_rd<='1' when 1=>adc_cs<='0'adc

45、_convst<='1'adc_wr<='1'adc_rd<='1' when 2=>adc_cs<='0'adc_convst<='1'adc_wr<='0'adc_rd<='1' when 3=>adc_cs<='0'adc_convst<='1'adc_wr<='1'adc_rd<='1' when 4=>adc_cs<=&#

46、39;1'adc_convst<='1'adc_wr<='1'adc_rd<='1' when others => write_adc_state <=0; end case ;- else - if(fifo_adc_full='0' )then read_adc_state<=read_adc_state+1; if(read_adc_state=10)then read_adc_state<=0; end if; case read_adc_state is when 0=&

47、gt;adc_cs<='1'adc_convst<='1'adc_wr<='1'adc_rd<='1'lock<='0' when 1=>adc_cs<='1'adc_convst<='0'adc_wr<='1'adc_rd<='1'lock<='0' when 2=>adc_cs<='1'adc_convst<='0'adc_wr<='1'adc_rd<=&#