EDA試題答案2

1、在 EDA 發(fā)展的_階段，人們只能借助計(jì)算機(jī)對(duì)電路進(jìn)行模擬、預(yù)測(cè)，以及輔助進(jìn)行集成電路版圖編輯、印刷電路板（PCB 布局布線等工作。A. CADB. CAEC. EDAD. VHDL2【單選題】在 EDA 發(fā)展的_階段，人們可與將計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，并建立各種設(shè)計(jì)單元庫(kù),開(kāi)始用計(jì)算機(jī)將許多單點(diǎn)工具集成在一起使用。A CADB CAEC EDAD VHDL3【單選題】將設(shè)計(jì)的系統(tǒng)或電路按照EDA 開(kāi)發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程稱為（）.A 設(shè)計(jì)輸入B 設(shè)計(jì)輸出C 仿真D 綜合4【單選題】在設(shè)計(jì)輸入完成后，應(yīng)立即對(duì)設(shè)計(jì)文件進(jìn)行（）A 編輯B 編譯C 功能仿真D 時(shí)序仿真5【

2、單選題】在設(shè)計(jì)處理工程中，可產(chǎn)生器件編程使用的數(shù)據(jù)文件，對(duì)于CPLD 來(lái)說(shuō)是產(chǎn)生（）A 熔絲圖B 位流數(shù)據(jù)C 圖形D 仿真6【單選題】在設(shè)計(jì)處理過(guò)程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對(duì)于FPGA 來(lái)說(shuō)是生成（）A 熔絲圖B 位流數(shù)據(jù)C 圖形D 仿真7【單選題】在 C 語(yǔ)言的基礎(chǔ)上演化而來(lái)的硬件描述語(yǔ)言是（）A VHDLB Verilog HDLD CUPL 8【單選題】基于硬件描述語(yǔ)言 HDL 的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)法稱為（）設(shè)計(jì)法。A 底向上B 自頂向下C 積木式D 定層9【單選題】在 EDA 工具中，能將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（）。A 仿真器B 綜合器C 適

3、配器D 下載器10【單選題】在 EDA 工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（）A 仿真器B 綜合器C 適配器D 下載器11【單選題】基于可編程器件 EDA 技術(shù)主要包括四大要素：大規(guī)?？删幊唐骷?、硬件描述語(yǔ)言、實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)和（）A 軟件開(kāi)發(fā)工具B 監(jiān)控程序模塊C 模擬器件及接口D 硬件電路仿真器件測(cè)試12【單選題】大規(guī)模可編程器件主要有FPGA、CPLD 兩類，下列對(duì) FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是（）。AFPGA 全稱為復(fù)雜可編程邏輯器件BFPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件C 基于 SRAM 勺 FPGA 器件，在每次上電后必須進(jìn)行一次配置D 在 Altera 公司生產(chǎn)的器件中， MAX7000 系列屬 FPGA 吉構(gòu)13【單選題】EPF10K