八位數字頻率計實驗報告

1、八位十進制數字頻率計1、 設計任務 （1）熟悉Quatus 11軟件的基本使用方法。（2） 熟悉EDA實驗開發(fā)系統(tǒng)的使用方法。（3） 學習時序電路的設計、仿真和硬件設計，進一步熟悉VHDL設計技術。（4）分析了8位十進制數字頻率計的基本原理。（5）對數字頻率計的各個模塊功能的分析，進行了功能仿真測試，得出仿真波形圖。二、方案選擇與設計 數字頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，通常情況下計算每秒內待測信號的脈沖個數,此時我們稱閘門時間為1秒。閘門時間也可以大于或小于一秒。閘門時間越長，得到的頻率值就越準確，但閘門時間越長則每測一次頻率的間隔就越長。閘門時間越短，測的頻率值刷

2、新就越快,但測得的頻率精度就受影響。數字頻率計的主要功能是測量周期信號的頻率。頻率是單位時間（1S）內信號發(fā)生周期變化的次數。如果我們能在給定的1S時間內對信號波形計數，并將計數結果顯示出來，就能讀取被測信號的頻率。數字頻率計首先必須獲得相對穩(wěn)定與準確的時間，同時將被測信號轉換成幅度與波形均能被數字電路識別的脈沖信號，然后通過計數器計算這一段時間間隔內的脈沖個數，將其換算后顯示出來。這就是數字頻率計的基本原理。設計：1）脈沖信號的頻率就是在單位時間內所產生的脈沖個數,其表達式為,f為被測信號的頻率,N為計數器所累積的脈沖個數,T為產生N個脈沖所需的時間。所以,在1秒時間內計數器所記錄的結果,就

3、是被測信號的頻率。 2）被測頻率信號取自實驗箱晶體振蕩器輸出信號,加到主控室的輸入端。 3）再取晶體振蕩器的另一標準頻率信號，經分頻后產生各種時基脈沖：1ms，10ms，0.1s，1s等，時基信號的選擇可以控制，即量程可以改變。4）時基信號經控制電路產生閘門信號至主控門，只有在閘門信號采樣期間內（時基信號的一個周期），輸入信號才通過主控門。5）f=N/T，改變時基信號的周期T，即可得到不同的測頻范圍。6）當主控門關閉時，計數器停止計數，顯示器顯示記錄結果，此時控制電路輸出一個置零信號，將計數器和所有觸發(fā)器復位，為新一次采樣做好準備。 系統(tǒng)總體框架圖8位十進制數字頻率計的電路邏輯圖 8位十進制數

4、字頻率計的電路邏輯圖，它由一個測頻控制信號發(fā)生器TESTCTL、8個有時鐘使能的十進制計數器CNT10、一個32位鎖存器REG32B 8組成。以下分別敘述頻率計各邏輯模塊的功能與設計方法。8位十進制數字頻率計的電路邏輯如圖4.18所示。圖4.1 8位十進制數字頻率計的電路邏輯圖三 軟件設計與仿真各功能模塊的源程序及每個程序運行后的仿真波形：測頻控制信號發(fā)生器的功能模塊及仿真（1）測頻控制信號發(fā)生器的功能模塊如下圖所示。 測頻控制信號發(fā)生器的功能模塊圖測頻控制電路圖（2）源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOG

5、IC_UNSIGNED.ALL;ENTITY TESTCTL ISPORT(CLK:IN STD_LOGIC;TSTEN:OUT STD_LOGIC;CLR_CNT:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END TESTCTL;ARCHITECTURE ART OF TESTCTL ISSIGNAL Div2CLK:STD_LOGIC;BEGINPROCESS(CLK)BEGIN IF CLK'EVENT AND CLK='1'THEN Div2CLK<=NOT Div2CLK;END IF;END PROCESS;PROCESS(C

6、LK,Div2CLK)BEGINIF CLK='0'AND Div2CLK='0'THENCLR_CNT<='0'ELSE CLR_CNT<='1'END IF;END PROCESS;LOAD<=NOT Div2CLK;TSTEN<=Div2CLK;END ART;頻率計的關鍵是設計一個測頻率控制信號發(fā)生器，產生測量頻率的控制時序?？刂茣r鐘信號CLK取為1Hz，2分頻后即可產生一個脈寬為1秒的時鐘TSTEN，以此作為計數閘門信號。當TSTEN為高電平時，允許計數；當TSTEN由高電平變?yōu)榈碗娖剑ㄏ陆笛氐絹?/p>

7、）時，應產生一個鎖存信號，將計數值保存起來；鎖存數據后，還要在下次TSTEN上升沿到哦來之前產生零信號CLEAR，將計數器清零，為下次計數作準備，如下圖所示為測頻控制信號仿真圖。32位鎖存器的功能模塊及仿真（1）32位鎖存器的功能模塊下圖所示。 鎖存器的功能模塊圖鎖存器電路圖（2）源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT (LOAD:IN STD_LOGIC;DIN1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN2:IN STD_LOGIC_VECTOR(3 DOWNTO 0

8、);DIN3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN5:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN6:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN7:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DIN8:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0

9、);DOUT3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT5:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT6:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT7:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT8:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END REG32B;ARCHITECTURE ART OF REG32B ISBEGINPROCESS(LOAD,DIN1,D

10、IN2,DIN3,DIN4,DIN5,DIN6,DIN7,DIN8)BEGINIF(LOAD'EVENT AND LOAD='1')THENDOUT1<=DIN1;DOUT2<=DIN2;DOUT3<=DIN3;DOUT4<=DIN4;DOUT5<=DIN5;DOUT6<=DIN6;DOUT7<=DIN7;DOUT8<=DIN8;END IF;END PROCESS;END ART;十進制計數器的功能模塊及仿真（1）十進制計數器的功能模塊如下圖所示: 十進制計數器的功能模塊計數器電路圖（2） 源程序如下:LIBRARY I

11、EEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity CNT10 ISPORT(CLK,CLR,ENA:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 downto 0 );CARRY_OUT:OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK,CLR,ENA)VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF CLR='0' THEN Q:=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1'THENIF ENA='1' THENIF Q<9 THEN Q:=Q+1;ELSE Q:=(OTHERS=&