武漢理工大學(xué)FPGA神器第二章匯總

1、第2章 FPGA器件 n 內(nèi)容提要n 本章介紹了Xilinx公司的Spartan-、Spartan-E 、Virtex-、Virtex-Pro、Virtex-ProX系列FPGA器件，和Altera公司的FLEX、ACEX1K、APEX、Mercury、Excalibur、Stratix系列FPGA器件的主要技術(shù)特性、器件結(jié)構(gòu)、輸入/輸出接口、邏輯單元、RAM等結(jié)構(gòu)特點(diǎn)。第2章 FPGA器件 n 知識(shí)要點(diǎn)： FPGA器件結(jié)構(gòu)， 可配置邏輯模塊，邏輯單元，輸入輸出接口模塊，BlockRAM，數(shù)字延遲鎖相環(huán)，嵌入式陣列塊，邏輯陣列塊。快速通道互連，進(jìn)位鏈，級(jí)聯(lián)鏈，工作模式，微處理器，配置。第2章

2、FPGA器件 n 教學(xué)建議: 本章的重點(diǎn)是掌握Xilinx公司和Altera公司的FPGA器件的主要技術(shù)特性、器件結(jié)構(gòu)、輸入/輸出接口、邏輯單元、RAM等結(jié)構(gòu)特點(diǎn)。建議學(xué)時(shí)數(shù)為4學(xué)時(shí)。注意區(qū)分Xilinx公司和Altera公司的FPGA器件結(jié)構(gòu)上的不同點(diǎn)，注意區(qū)分同一公司不同系列產(chǎn)品內(nèi)部結(jié)構(gòu)、技術(shù)性能上的不同點(diǎn)，學(xué)習(xí)過程中要采用“Black Box”方法去掌握器件的主要特點(diǎn)、功能及應(yīng)用。器件的功能實(shí)現(xiàn)需要通過實(shí)際的設(shè)計(jì)過程加深理解，注意不同器件的設(shè)計(jì)工具是不同的。2.1 Xilinx FPGA器件n 美國Xilinx公司1984年首先推出了世界上第一片現(xiàn)場可編程門陣列 FPGA（Field P

3、rogrammable Gate Array）。之后，從XC330、XC4000到Spartan-、Spartan-E和 Virtex-、Virtex- Pro，Xilinx公司不斷推陳出新，一直保持著FPGA領(lǐng)域的全球領(lǐng)先地位。2.1.1 Xilinx FPGA器件簡介n 目前，Xilinx公司的XC3000XC4000Spartan和Virtex系列FPGA已經(jīng)基本被淘汰，Spartan XL和Virtex-E系列FPGA也逐漸退出市場。Spartan-、Spartan-E和 Virtex-、Virtex- Pro是Xilinx公司的主流FPGA產(chǎn)品。n Xilinx公司的FPGA產(chǎn)品分為

4、高密度、高性能和低成本、低密度兩種類型。2.1.1 Xilinx FPGA器件簡介n Spartan-具有LC數(shù)5292，BlockRAM容量56Kbit,DLL（Delay -Locked Loop ，數(shù)字延遲鎖相環(huán)）時(shí)鐘管理,I/O接口速度200MHz。Spartan-E具有LC數(shù)15552，BlockRAM容量288Kbit,DLL時(shí)鐘管理,I/O接口速度400MHz。Spartan-和Spartan-E采用成熟的FPGA結(jié)構(gòu)，支持流行的接口標(biāo)準(zhǔn)，具有適量的邏輯資源和片內(nèi)RAM，并提供靈活的時(shí)鐘處理，是 Xilinx公司低成本、低密度FPGA產(chǎn)品的代表，是ASIC的有效替代產(chǎn)品，被廣泛應(yīng)

5、用在各類低端產(chǎn)品中。2.1.1 Xilinx FPGA器件簡介n Virtex-具有LC數(shù)104832，BlockRAM容量3024Kbit, DCM （Distal Clock Manager，數(shù)字時(shí)鐘管理器）時(shí)鐘管理，硬件乘法器，I/O接口速度840MHz。Virtex- Pro具有LC數(shù)125136，BlockRAM容量10008Kbit, DCM （Distal Clock Manager，數(shù)字時(shí)鐘管理器）時(shí)鐘管理，硬件乘法器，I/O接口速度3,125MHz。Virtex-和Virtex- Pro具有邏輯容量大、片內(nèi)RA M多、時(shí)鐘頻率高、含有硬乘法運(yùn)算單元、支持多種接口標(biāo)準(zhǔn)等特點(diǎn)，是

6、 Xilinx公司高密度、高性能FPGA產(chǎn)品的代表，已廣泛應(yīng)用于復(fù)雜網(wǎng)絡(luò)設(shè)備、無線基站、高端視頻處理器等高性能產(chǎn)品中。2.1.2 Spartan-和Spartan-E系列產(chǎn)品 1.主要技術(shù)特性n Spartan-和Spartan-E系列產(chǎn)品主要技術(shù)特性如表2.1.1和表2.1.2所示。 表2.1.1 Spartan-系列產(chǎn)品主要技術(shù)特性表2.1.2 Spartan-E系列產(chǎn)品主要技術(shù)特性 注：1.用戶I/O數(shù)不包括4個(gè)全局時(shí)鐘（global clock）/用戶輸入引腳端。Spartan-和Spartan-E系列產(chǎn)品同一型號(hào)的有用的用戶I/O接口，根據(jù)不同的封裝形式具有不同的數(shù)量，例如：Spar

7、tan-系列中的XC2S200采用不同的封裝PQ208、 FG256、 FG456，引腳端數(shù)分別為140、176、284。 2. 器件結(jié)構(gòu)n Spartan-和Spartan-E系列產(chǎn)品內(nèi)部結(jié)構(gòu)如圖2.1.1所示，主要由可配置邏輯模塊（CLB，Configurable Logic Block）、輸入輸出接口模塊（IOB，InputOutput Block）、BlockRAM和數(shù)字延遲鎖相環(huán)（DLL，Delay-Locked Loop）組成。其中，CLB模塊用于實(shí)現(xiàn)FPGA的大部分邏輯功能，IOB模塊用于提供封裝管腳與內(nèi)部邏輯之間的接口，BlockRAM用于實(shí)現(xiàn)FPGA內(nèi)部數(shù)據(jù)的隨機(jī)存取，DLL

8、用于FPGA內(nèi)部的時(shí)鐘控制和管理。 圖2.1.2 Spartan-和Spartan-E系列產(chǎn)品內(nèi)部結(jié)構(gòu)3. CLB（Configurable Logic Block, 可配置邏輯模塊）n 在Spartan-和Spartan-E系列產(chǎn)品中，邏輯單元（LC，Logic Cell）是CLB模塊的基本結(jié)構(gòu)。l個(gè) LC包括1個(gè)4輸入的函數(shù)發(fā)生器、進(jìn)位控制邏輯和存儲(chǔ)邏輯。在LC中，每個(gè)4輸入函數(shù)發(fā)生器可以用于實(shí)現(xiàn) 1個(gè) 4輸入查找表（LUT，Look Up Table）、16 ×1bit同步 RAM或 16 ×1bit移位寄存器；存儲(chǔ)邏輯可配置為D觸發(fā)器或鎖存器；進(jìn)位控制邏輯與CLB模

9、塊中的運(yùn)算邏輯相配合，可以在二個(gè)LC中實(shí)現(xiàn) 1個(gè)1位全加器。在LC中，每個(gè)函數(shù)發(fā)生器的輸出既可以驅(qū)動(dòng)C LB模塊的輸出，也可以作為D觸發(fā)器的輸入。n 在Spartan-和Spartan-E系列產(chǎn)品中，每個(gè)CLB模塊含有兩個(gè)切片（Slice）,每個(gè)Slice包括兩個(gè)LC。Slice的內(nèi)部結(jié)構(gòu)如圖2.1.3所示，圖中：Look-Up Table（LUT，查找表），Carry and Control Logic（CCL，進(jìn)位控制邏輯）。除了4個(gè)基本的LC外，在CLB模塊中還包括附加邏輯和運(yùn)算邏輯。CLB模塊中的附加邏輯可以將2個(gè)或4個(gè)函數(shù)發(fā)生器組合起來，用于實(shí)現(xiàn)更多輸入的函數(shù)發(fā)生器。 圖2.1.3

10、Spartan-和Spartan-E切片（Slice）結(jié)構(gòu) 4. IOB（InputOutput Block， 輸入輸出接口模塊）n Spartan-和Spartan-E的IOB內(nèi)部結(jié)構(gòu)如圖2.1.4所示，IOB內(nèi)部包含有：可編程延遲（Programmable Delay）、可編程輸出緩沖器（Programmable Output Buffer）、可編程輸入緩沖器（Programmable Input Buffer Programmable）、偏置和ESD網(wǎng)絡(luò)（Bias &ESD Network ）、內(nèi)部基準(zhǔn)（Internal Reference）、到下一個(gè)I/O的連接（ To Nex

11、t I/O）、到另一個(gè)Bank VREF輸入端的連接（To Other External VREF Inputs of Bank），I/O等輸入輸出直接連接到封裝引腳端（Package Pin）。IOB模塊提供FPGA內(nèi)部邏輯與外部封裝管腳之間的接口。在IOB模塊中，三個(gè)內(nèi)部寄存器共享一個(gè)時(shí)鐘信號(hào)（CLK）和置位復(fù)位信號(hào)（SR），具有獨(dú)立的使能信號(hào)OCE、TCE和ICE，可以實(shí)現(xiàn)D觸發(fā)器和鎖存器功能。 n IOB模塊的外部信號(hào)輸入路徑上有一個(gè)緩沖器，用于控制外部輸入信號(hào)是否直接進(jìn)入FPGA內(nèi)部。如果外部輸入信號(hào)不直接進(jìn)入FPGA內(nèi)部，將通過IOB模塊中的內(nèi)部寄存器輸入到FPGA內(nèi)部。通過配置I

12、OB模塊的輸入緩沖器，可以支持Spartan-和Spartan-E系列產(chǎn)品的所有輸入接口信號(hào)標(biāo)準(zhǔn)。大多數(shù)情況下，輸出信號(hào)的高電平取決于接口電壓Vcco。圖2.1.4 Spartan-和Spartan-E的IOB內(nèi)部結(jié)構(gòu)n 如圖2.1.5所示，Spartan-和Spartan-E系列產(chǎn)品的IO管腳分布在8個(gè)Bank中，同一個(gè)Bank的Vcco電壓必須保持一致，不同Bank的Vcco電壓允許不同。注意：在TQ144和PQ208封裝中，所有Bank的Vcco電壓必須保持一致。n Vcco電壓相同是輸出接口標(biāo)準(zhǔn)兼容的基本條件。同一Bank中的IO接口標(biāo)準(zhǔn)應(yīng)保持兼容，不同Bank間的IO接口標(biāo)準(zhǔn)可以不要

13、求兼容。Spartan-可以兼容的輸出接口標(biāo)準(zhǔn)如表 2.1.3所示。Spartan-E可以兼容的輸出接口標(biāo)準(zhǔn)如表 2.1.4所示。圖2.1.5 Spartan-和Spartan-E IO管腳的Bank結(jié)構(gòu)表 2.1.3 Spartan-可以兼容的輸出接口標(biāo)準(zhǔn)表 2.1.4 Spartan-E可以兼容的輸出接口標(biāo)準(zhǔn)5. BlockRAMn 在Spartan-和Spartan-E系列產(chǎn)品中，不同型號(hào)的產(chǎn)品BlockRAM數(shù)量不同。BlookRAM單位容量為4Kbit，如圖2.1.6所示，Spartan-和Spartan-E內(nèi)部的BlockRAM是一個(gè)完全同步的雙端口 RAM，端口的數(shù)據(jù)寬度可獨(dú)立配

14、置。通過級(jí)聯(lián)多個(gè)BlockRAM可以實(shí)現(xiàn)FPGA內(nèi)部的大容量數(shù)據(jù)存儲(chǔ)。Block RAM 端口縱橫比如表2.1.5所示。圖2.1.6 BlookRAM示意圖表2.1.5 Block RAM 端口縱橫比6 DLL（Delay Locked Loop，數(shù)字延遲鎖相環(huán)）n 在Spartan-和Spartan-E系列產(chǎn)品中，Xilinx公司一直采用數(shù)字延遲鎖相環(huán)技術(shù)進(jìn)行FPGA內(nèi)部的時(shí)鐘控制。通過使用 FPGA內(nèi)部的 DLL，可以消除時(shí)鐘相位偏移、變換時(shí)鐘頻率（倍頻或分頻）和調(diào)整時(shí)鐘輸出相位。n 如圖2.1.7所示，DLL主要由可變延遲線和控制邏輯構(gòu)成。時(shí)鐘分配網(wǎng)絡(luò)把時(shí)鐘信號(hào)送到目標(biāo)內(nèi)部寄存器的時(shí)鐘端

15、口和時(shí)鐘反饋管腳CLKFB?？刂七壿嫵闃虞斎霑r(shí)鐘和輸出反饋時(shí)鐘信號(hào)，并根據(jù)比較結(jié)果調(diào)整可變延遲線。通過在輸入時(shí)鐘和反饋時(shí)鐘之間插入時(shí)延脈沖，DLL電路可以使輸入時(shí)鐘和輸出時(shí)鐘的上升沿對(duì)齊。當(dāng)輸入時(shí)鐘脈沖上升沿和反饋時(shí)鐘脈沖上升沿對(duì)齊后，時(shí)鐘延遲鎖相環(huán)將被鎖定，從而達(dá)到控制時(shí)鐘相位偏移的作用。與 PLL（Phase Locked Loop）鎖相技術(shù)相比，DLL具有鎖相性能穩(wěn)定、相位偏移不累加等優(yōu)點(diǎn)。 n 每個(gè)全局時(shí)鐘緩沖器都與數(shù)字延遲鎖相環(huán)（DLL）相連，每個(gè)DLL可以驅(qū)動(dòng)兩個(gè)全局時(shí)鐘網(wǎng)絡(luò)。通過監(jiān)控輸入時(shí)鐘信號(hào)和分布時(shí)鐘信號(hào)，DLL可以自動(dòng)調(diào)整并消除輸入時(shí)鐘信號(hào)與FPGA內(nèi)部分布時(shí)鐘信號(hào)之間的相

16、位偏移，從而保證到達(dá)內(nèi)部觸發(fā)器的時(shí)鐘邊沿與時(shí)鐘輸入管腳的信號(hào)同步。n DLL除了用于消除時(shí)鐘分布延遲外，還可以用于倍頻、分頻和移相。DLL不支持任意系數(shù)分頻，其分頻系數(shù)可以是 1.5、2、2.5、3、4、5、8或者 16。為保證 FPGA在啟動(dòng)前獲得正確的時(shí)鐘，下載配置過程可以在 DLL鎖定時(shí)鐘信號(hào)后結(jié)束。圖2.1.7 DLL結(jié)構(gòu)示意圖2.1.3 Virtex-系列產(chǎn)品1.主要技術(shù)特性2. 內(nèi)部結(jié)構(gòu)n Virtex-系列產(chǎn)品的內(nèi)部結(jié)構(gòu)如圖2.1.8所示，主要由CLB、IOB、BlockRAM、DCM和乘法器等組成。其中，內(nèi)部的 CLB模塊含有 4個(gè) Slice，用于實(shí)現(xiàn)FPGA的大部分邏輯功能

17、。內(nèi)嵌的專用乘法器電路可以提高產(chǎn)品進(jìn)行數(shù)字信號(hào)處理的速度。內(nèi)嵌大容量的BlockRAM，用于實(shí)現(xiàn)FPGA內(nèi)部的隨機(jī)存取，可以適應(yīng)設(shè)計(jì)對(duì)大容量片內(nèi)存儲(chǔ)的要求。將DLL改為數(shù)字時(shí)鐘管理器（DCM，Distal Clock Manager）從而可以提供更靈活的時(shí)鐘管理。IOB模塊用于提供封裝管腳與內(nèi)部邏輯之間的接口，Virtex-支持更多的IO接口標(biāo)準(zhǔn)。 n Virtex-采用數(shù)控阻抗匹配（DCI，Digitally Controlled Impedance）技術(shù)，從而可以減小因阻抗匹配問題而造成的系統(tǒng)不穩(wěn)定性。Virtex-內(nèi)部含有更加豐富的布線資源，從而保證FPGA邏輯資源的最大利用率。Virt

18、ex-支持配置數(shù)據(jù)的三重加密，從而最大限度保護(hù)設(shè)計(jì)者的知識(shí)產(chǎn)權(quán)。圖2.1.8 Virtex-系列產(chǎn)品的內(nèi)部結(jié)構(gòu)3. CLBn Virtex-的CLB 單元如圖2.1.9所示。 Virtex-II CLB模塊由4個(gè)相同的Slice和附加邏輯構(gòu)成，用于實(shí)現(xiàn)組合邏輯和時(shí)序邏輯。 圖2.1.9 Virtex-II CLB 單元n Slice的內(nèi)部結(jié)構(gòu)如圖2.1.10所示，每個(gè)Slice由兩個(gè)4輸入函數(shù)發(fā)生器、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括1個(gè)異或門（XORG）、1個(gè)專用與門（MULTAND），1個(gè)異或門可以使1個(gè)Slice實(shí)現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率。

19、進(jìn)位邏輯由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（MUXC）組成，共同實(shí)現(xiàn)快速的算術(shù)加減法操作。n 4輸入函數(shù)發(fā)生器可以用于實(shí)現(xiàn)4輸入 LUT、分布式RA M或16bit移位寄存器；存儲(chǔ)邏輯可配置為D觸發(fā)器或鎖存器；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度；算術(shù)邏輯包括一個(gè)異或門和一個(gè)用于加速乘法運(yùn)算的專用與門。n 每個(gè)CLB模塊既可以配置為分布式RAM，也可以配置為分布式ROM，如表2.1.7和表2.1.8所示， CLB模塊可以配置為不同容量的分布式RAM和ROM。圖2.1.10 Virtex-Slice的內(nèi)部結(jié)構(gòu)表2.1.7 Virtex-分布式RAM配置 注：表2.1.7 中S表示單端

20、口配置，D表示雙端口配置。表2.1.8 Virtex-分布式ROM配置 n 每1個(gè)slice有1個(gè)MUXF5和1個(gè)MUXFX多路(復(fù)用)器，MUXFX多路(復(fù)用)器可以實(shí)現(xiàn)MUXF6、MUXF7或者M(jìn)UXF8多路(復(fù)用)器。如圖2.1.11所示每個(gè)CLB有4個(gè)MUXF5，2個(gè)MUXF6、1個(gè)MUXF7和1個(gè)MUXF8多路(復(fù)用)器。通過使用這些復(fù)用器，每個(gè)CLB不僅可以實(shí)現(xiàn)5輸入LUT、6輸入LUT、7輸入LUT、8輸入LUT和9輸入LUT，還可以實(shí)現(xiàn)128bit 移位寄存器，從而提高了Virtex-系列產(chǎn)品的內(nèi)部資源利用率。圖2.1.10 MUXF5和MUXFX多路(復(fù)用)器結(jié)構(gòu)示意圖 4.

21、 IOBn IOB模塊提供FPGA內(nèi)部邏輯與外部封裝管腳之間的接口。如圖2.1.12所示，Virtex-的IOB模塊含有6個(gè)存儲(chǔ)單元，可以單獨(dú)配置為邊沿D觸發(fā)器或鎖存器，也可以成對(duì)實(shí)現(xiàn)DDR（Double-Data-Rate）輸入和DDR輸出。Virtex-DDR輸出結(jié)構(gòu)如圖2.1.13所示。n 外部輸入信號(hào)可以通過IOB模塊的存儲(chǔ)單元輸入到FPGA的內(nèi)部，也可以直接輸入FPGA內(nèi)部。當(dāng)外部輸入信號(hào)經(jīng)過IOB模塊的存儲(chǔ)單元輸入到FPGA內(nèi)部時(shí)，其保持時(shí)間（Hold Time）的要求可以降低，通常其保持時(shí)間默認(rèn)為0。 圖2.1.11 Virtex-的IOB模塊結(jié)構(gòu)圖2.1.12 Virtex-D

22、DR輸出結(jié)構(gòu)n 在Virtex-系列產(chǎn)品中，根據(jù)當(dāng)前使用的IO接口標(biāo)準(zhǔn)不同，需要設(shè)置不同的接口電壓Vcco和參考電壓VREF。注意：無論使用何種IO接口標(biāo)準(zhǔn)，輔助電壓VCCAUX均要求接3.3V電源。n 像Spartan-和Spartan-E一樣，在Virtex-系列產(chǎn)品的IO管腳分布在8個(gè)Bank中，同一個(gè)Bank的Vcco電壓必須保持一致，不同Bank的Vcco電壓允許不同。注意： Bank位置根據(jù)封裝形式不同略有區(qū)別。n Vcco電壓相同是輸出接口標(biāo)準(zhǔn)兼容的基本條件。同一Bank中的IO接口標(biāo)準(zhǔn)應(yīng)保持兼容，不同Bank間的IO接口標(biāo)準(zhǔn)可以不要求兼容。Virtex-可以兼容的輸出接口標(biāo)準(zhǔn)與

23、Spartan-和Spartan-E類似，Virtex-支持高速差分信號(hào)接口標(biāo)準(zhǔn)。 5. Block SelectRAMn Virtex-的Block SelectRAM資源豐富，其單位容量為18Kbit。單端18 Kbit Block SelectRAM 存儲(chǔ)器結(jié)構(gòu)圖如圖2.1.13所示，雙端18 Kbit Block SelectRAM 存儲(chǔ)器結(jié)構(gòu)圖如圖2.1.14所示。數(shù)據(jù)寬度和深度縱橫比可以自由設(shè)定，并支持三種并發(fā)讀寫（Read-During-Write）模式。圖2.1.13 單端18Kbit Block SelectRAM 存儲(chǔ)器結(jié)構(gòu)圖圖2.1.14 雙端 18Kbit Block

24、SelectRAM 存儲(chǔ)器結(jié)構(gòu)圖6. 18-Bit x 18-Bit Multipliers（乘法器）n Virtex-乘法器模塊支持 18bit × 18bit的有符號(hào)乘法，如圖2.1.15所示。乘法器模塊可以通過交換矩陣（Switch Matrix）與18Kbit的BlockRAM配合使用，也可以單獨(dú)使用，如圖2.1.16所示。圖2.1.15 Multiplier 方框圖圖2.1.16 SelectRAM 和 Multiplier 組合 7. DCM（Digital Clock Manager， 數(shù)字時(shí)鐘管理）n Virtex-的DC M控制和管理FPGA內(nèi)部復(fù)雜的時(shí)鐘，其主要功

25、能包括時(shí)鐘同步、頻率綜合和相位調(diào)整，結(jié)構(gòu)示意圖如圖2.1.17所示，圖中實(shí)線箭頭為時(shí)鐘信號(hào)，虛線箭頭為控制信號(hào)。圖2.1.17 DCM結(jié)構(gòu)示意圖8. DCI（Digitally Controlled Impedance，數(shù)控阻抗匹配）n 在FPGA設(shè)計(jì)中，為保證高速信號(hào)的信號(hào)完整性，通常需要在PCB板（印刷電路板）上進(jìn)行阻抗匹配，以減小信號(hào)的反射和振蕩。使用DCI，可以在Virtex-內(nèi)部實(shí)現(xiàn)阻抗匹配，從而減少外部匹配電阻數(shù)量，提高板極系統(tǒng)的穩(wěn)定性。大多數(shù)的接口標(biāo)準(zhǔn)都可以使用 DCI進(jìn)行阻抗匹配。 圖2.1.18 DCI阻抗匹配設(shè)置2.1.4 Virtex-Pro和 Virtex-ProX系列

26、產(chǎn)品1.主要技術(shù)特性 n Virtex-Pro和和Virtex-ProX系列產(chǎn)品是 Xilinx公司推出的高端 FPGA產(chǎn)品，采用成熟的Virtex-架構(gòu)，無縫嵌入 PowerPC405和 RocketIOTM MGT收發(fā)器（MGT，MultiGigabit Transceiver），內(nèi)嵌 32位RISC硬核和3.125Gbps高速串行接口。Virtex-Pro系列產(chǎn)品主要技術(shù)特性如表2.1.9所示。Virtex-ProX系列產(chǎn)品主要技術(shù)特性如表2.1.10所示2. 器件結(jié)構(gòu) n 如圖2.1.19所示，Virtex-Pro和Virtex-ProX系列產(chǎn)品器件結(jié)構(gòu)采用Xilinx公司成熟的Vir

27、tex-架構(gòu)，主要由 PowerPC405（Processor Block）處理器模塊、RocketIOTMMGT（RocketIO Multi-Gigabit Transceiver 多吉比特收發(fā)器）、CLB、IOB、DCM、BlockRAM和乘法器（Multipliers and Block SelectRAM）組成。其中，CLB、IOB、BlockRA M、DC M和乘法器的內(nèi)部結(jié)構(gòu)和使用方法與Virtex-系列產(chǎn)品相同。 Xilinx公司針對(duì)Virtex-Pro系列產(chǎn)品中PowerPC405處理器模塊和 RocketIOTMMGT（多吉比特收發(fā)器）模塊的設(shè)計(jì)與使用，在ISE5.x系列軟

28、件中配備了專用的開發(fā)工具EDK。 圖2.1.19 Virtex-Pro和Virtex-ProX系列產(chǎn)品器件結(jié)構(gòu) 3.處理器模塊 n Virtex-Pro和Virtex-ProX的處理器模塊由 IBM PowerPC405 RISC硬核（Embedded IBM PowerPC 405-D5 RISC CPU core）、OCM控制器和接口（On-Chip Memory (OCM) controllers and interfaces）、時(shí)鐘控制接口邏輯（Clock/control interface logic）和CPU-FPGA接口（CPU-FPGA Interfaces）等部分組成，內(nèi)部結(jié)

29、構(gòu)如圖2.1.20所示。圖2.1.20 處理器內(nèi)部結(jié)構(gòu)n OCM控制器主要用于控制PowerPC405內(nèi)核與BlockRAM的高速連接，它支持64bit的指令BaRAM連接（ISBRAM Instruction Side BlockRAM）和 32bit的數(shù)據(jù) BlockRAM連接（DSBRAM，Data Side BlockRAM）。在 FPGA實(shí)現(xiàn)（Implementation）過程中，是否采用ISBRAM和DSBRAM由用戶設(shè)定。n PowerPC405處理器模塊的時(shí)鐘控制邏輯主要用于控制PowerPC405內(nèi)核的時(shí)鐘信號(hào)、電源信號(hào)和初始化信號(hào)。n PowerPC405處理器模塊的CPU

30、-FPGA接口主要用于PowerPC405模塊與FPGA其他資源的相互連接，其主要包括：n （1）PLB（Processor Local Bus，處理器局部總線接口） 用于PowerPC405模塊與外部資源的高速連接，支持32bit地址寬度和64bit數(shù)據(jù)寬度。 PLB接口包括ISPLB接口和DSPLB接口。其中，ISPLB接口用于外部設(shè)備與PowerPC405指令緩存的連接，DSPLB接口用于外部設(shè)備與PowerPC405數(shù)據(jù)緩存的連接。n （2）DCR（Device Control Register，設(shè)備控制寄存器接口） 用于PowerPC405模塊與外部設(shè)備的狀態(tài)寄存器和配置寄存器的連接

31、，支持10bit地址寬度和32bit數(shù)據(jù)寬度。 n （3）OCM（On-chip Memory Controller，片上存儲(chǔ)接口 用于PowerPC405模塊與FPGA內(nèi)部BlockRAM的直接連接。通常，ISBRAM用于存放啟動(dòng)閉加t）代碼、中斷處理程序等，DSBRAM用于中間數(shù)據(jù)緩存。n （4）EIC（External Interrupt Controller ，外部中斷控制）接口、用于 PowerPC405模塊與外部中斷的連接，它支持critical和noncritical兩級(jí)中斷。n （5）CPM（Clock and Power Management，時(shí)鐘電源管理）接口 用于Powe

32、rPC405模塊與外部時(shí)鐘信號(hào)和電源信號(hào)的連接。n （6）初始化接口 用于PowerPC405模塊與外部初始化信號(hào)的連接。它支持Core、ChiP。n System三級(jí)初始化。n （7）調(diào)試（Debug）接口 用于PowerPC405模塊的跟蹤和調(diào)試。 n PowerPC405內(nèi)部結(jié)構(gòu)如圖2.1.21所示，由PLB主機(jī)接口（PLB Master Interface）、指令OCM（Instruction OCM）、數(shù)據(jù)緩存控制器（D-Cache Controller）、數(shù)據(jù)緩存陣列（D-Cache Array）、指令緩存控制器（I-Cache Controller）、指令緩存陣列（I-Cache

33、 Array）、數(shù)據(jù)緩存單元（Data Cache Unit）、指令緩存單元（Instruction Cache Unit）、4輸入指令陰影TLB （Instruction Shadow TLB(4 Entry)）、64輸入統(tǒng)一TLB （Unified TLB(64 Entry)）、8輸入數(shù)據(jù)陰影TLB （Data Shadow TLB (8 Entry)）、取指和解碼（Fetch & Decode）、取指和解碼邏輯（Fetch and Decode Logic）、3個(gè)基本取指陣列（3-Element Fetch Queue(PFB1,PFB0,DCD)）、時(shí)鐘，包含F(xiàn)IT,PIT,看

34、門狗（Timers(FIT,PIT,Watchdog)）、調(diào)試邏輯（Debug Logic）、時(shí)鐘與調(diào)試（Timers & Debug）、緩存單元（Cache Units）、執(zhí)行單元（Execution Unit ，EXU）、PLB主機(jī)接口（PLB Master Interface）、數(shù)據(jù)OCM （Data OCM）、JTAG接口、指令跟蹤（Instruction Trace）等部分組成。 圖2.1.21 PowerPC405內(nèi)部結(jié)構(gòu) 4. IBM PowerPC405 RISC硬核n Virtex-Pro和Virtex-ProXFPGA嵌入的IBM PowerPC405 RISC硬核

35、（420DMIPS），運(yùn)行速度可達(dá)300MHz，功耗0.9mwMHz，支持PowerPC用戶指令集（UISA），支持32個(gè)32bit通用寄存器、16Kbir指令緩存（Cache）和16Kbit數(shù)據(jù)緩存，支持專用的 IBM CoreConnectTM總線結(jié)構(gòu)和專用的片上存儲(chǔ)接口（OCM，On Chip Memory）/支持多種調(diào)試（Debug）方式和2級(jí)中斷。 CoreConnectTM總線結(jié)構(gòu) n CoreConnectTM總線結(jié)構(gòu)如圖2.1.22所示，通過處理器局域總線（Processor Local Bus）、片內(nèi)外圍設(shè)備總線（On-Chip Peripheral Bus）、DCR總線（D

36、CR Bus）、總線橋（Bus Bridge）、總線仲裁器（Arbiter）連接處理器模塊（Processor Block）、系統(tǒng)核（System Core）和外圍設(shè)備核（Peripheral Core）。 圖2.1.22 CoreConnectTM總線結(jié)構(gòu) 5. MGT（多吉比特）收發(fā)器n Virtex-Pro和Virtex-ProX嵌入的MGT（多吉比特）收發(fā)器包含有物理連接層（PMA，Physical Media Attachment）和物理編碼層（PCS，Physical Coding Sublayer）兩個(gè)部分。PCS包括SB10B編碼器、SB10B解碼器、TXFIFO、RXFIFO

37、、CRC校驗(yàn)等部分。其中，接收端的RXFIFO可用于數(shù)據(jù)恢復(fù)、時(shí)鐘校正和信道綁定。PMA包括串行化（Serializer）解串（Deserialier）、逗點(diǎn)檢測（Comma Detect）時(shí)鐘產(chǎn)生、時(shí)鐘恢復(fù)FPGA接口（圖中未明確顯示）等部分。MGT具有如下特點(diǎn)： n （1）MGT是速率可調(diào)的全雙工串行收發(fā)器半速為500Mbps1Gbps，全速為800Mbps3.125Gbps。采用 FG封裝的Virtex-Pro和Virtex-ProX系列產(chǎn)品支持的 MGT最高速率為 2.5Gbps，采用 FF和 BF封裝的Virtex-Pro和Virtex-ProX系列產(chǎn)品支持的 MGT最高速率為 3.

38、125Gbps。n （2）MGT支持單芯片時(shí)鐘綜合與恢復(fù)。n （3）M GT支持自動(dòng)參考電壓鎖定功能（Automatic Lock-to-Reference Function）和可編程逗點(diǎn)檢測（Programmable Comma Detect）。n （4）在 MGT中，串行差分信號(hào)的輸出電平值可調(diào)。通過設(shè)置 TX-DIFF-CTRL給 SW2、 SW1、 SW0賦值，可以實(shí)現(xiàn)串行差分信號(hào)輸出電平值可調(diào)。n （5）在MGT中，傳輸預(yù)加重（PreEmphasis）可調(diào)。通過設(shè)置TX-PREEM-PHASIS，可以實(shí)現(xiàn)傳輸預(yù)加重可調(diào)。 n （6）MGT支持ACDC耦合。當(dāng)Virtex-Pro和Vi

39、rtex-ProX芯片與其他Virtex-Pro和Virtex-ProX芯片或Mindspeed公司芯片互連時(shí)，MGT采用DC耦合。除此以外，MGT采用AC耦合。n （7）MGT支持50和75兩種匹配阻抗。其中，50用于芯片間阻抗匹配，75用于芯片與電纜（Cable）的阻抗匹配。n （8）MGT支持發(fā)送端到接收端的串行環(huán)回（Loopback）和并行環(huán)回。n （9）低功耗 當(dāng)MGT工作在3.125Gbps時(shí)，功耗為350mw?？臻e的MGT可以設(shè)置為POWERDOWN模式，從而實(shí)現(xiàn)該MGT的零功耗。 2.2 Altera FPGA器件2.2.1 Altera FPGA簡介 n Altera是世界上

40、十幾家生產(chǎn) CPLDFPGA的公司中最大的可編程邏輯器件供應(yīng)商之一，生產(chǎn)的FPGA產(chǎn)品有： FLEX6000800010K、APEX20K、ACEX1K、APEX、Mercury、Excalibur和Stratix系列。n Altera的開發(fā)工具M(jìn)AX PLUS是一個(gè)最優(yōu)秀的PLD開發(fā)平臺(tái)，可以支持FLEX6000800010K、ACEX1K等 FPGA器件的開發(fā)。APEX20K、APEX、Mercury、Excalibur和 Stratix等 FPGA器件的開發(fā)需要 Altera的Quartus開發(fā)軟件的支持。n Altera的FPGA器件采用鋼鋁布線的先進(jìn)CMOS技術(shù)，具有非常低的功耗和相

41、當(dāng)高的速度，而且采用連續(xù)式互連結(jié)構(gòu)，提供快速的、連續(xù)的信號(hào)延時(shí)。Altera器件密度從300門到400萬門，能很容易地集成現(xiàn)有的各種邏輯器件，高集成度的FPGA提供更高的系統(tǒng)性能，更高的可靠性，更高的性能價(jià)格比。 n 使用Altera的MAXPLUS和Quartus軟件能夠完成FPGA器件的設(shè)計(jì)輸入、處理、校驗(yàn)以及器件編程，可以極大地縮短開發(fā)周期。在MAXPLUS和Quartus軟件中集成了Cadence、Exemplar Logic、MentorGraphics、Synopsys、Synplicity和 Viewlogic提供的EDA軟件，可以更好地完成設(shè)計(jì)輸入、綜合、校驗(yàn)等開發(fā)工作。n A

42、ltera提供對(duì)器件優(yōu)化的IP解決方案，已經(jīng)做好的，經(jīng)過測試并優(yōu)化了的IP宏功能模塊（Megafunctions）允許設(shè)計(jì)人員在一個(gè)器件中快速實(shí)現(xiàn)一定的功能，而不必從基礎(chǔ)的設(shè)計(jì)做起，宏功能模塊可以大大地提高設(shè)計(jì)效率。Altera提供開發(fā)板，可以在設(shè)計(jì)開始時(shí)就進(jìn)行應(yīng)用軟件的開發(fā)，硬件設(shè)計(jì)人員也能使用這些開發(fā)板，快速有效地驗(yàn)證IP的功能。n Altera的 ISP使用 IEEE 1149.1標(biāo)準(zhǔn)的JTAG（Joint Action Test Group）測試端口，允許對(duì)器件進(jìn)行編程，并可以對(duì)印刷電路板（PCB）進(jìn)行功能測試 n 不同型號(hào)的Altera的 FPGA器件具有不同的內(nèi)部結(jié)構(gòu)， FLEX（

43、Flexible Logic Element Matrix，靈活邏輯單元矩陣）、ACEX1K系列器件采用查找表（LUT）結(jié)構(gòu)來實(shí)現(xiàn)邏輯功能；APEX（先進(jìn)可編程邏輯矩陣）系列器件的結(jié)構(gòu)特征是查找表（LUT）和嵌入式寄存器；Mercury系列器件基于查找表結(jié)構(gòu)，其特征是具有時(shí)鐘數(shù)據(jù)恢復(fù)和一個(gè)性能優(yōu)化的核；Excalibur的結(jié)構(gòu)特征是基于 ARM和基于 MIPS的硬核微處理器。每種器件系列針對(duì)具體的應(yīng)用都具有各自的特點(diǎn)。Altera的 FPGA器件性能對(duì)照表如表2.2.1所示。表2.2.1 Altera的 FPGA器件性能對(duì)照表2.2.2 FLEX系列產(chǎn)品 1. 主要技術(shù)特性 n FLEX600

44、0800010K/10KE系列產(chǎn)品主要技術(shù)特性如表2.2.1表2.1.4所示。n FLEX6000800010K/10KE系列產(chǎn)品具有多種封裝方式，用戶可任意選擇 84600引腳的各種封裝，封裝形式有PLCC、TQFP、PQFP、RQFP、PGA、BGA等。 2. 器件結(jié)構(gòu)n FLEX6000800010K/10KE系列產(chǎn)品具有類似結(jié)構(gòu)，下面以FLEX10KE說明FLEX系列產(chǎn)品內(nèi)部結(jié)構(gòu)。FLEX10KE內(nèi)部結(jié)構(gòu)如圖2.2.1所示。n FLEX10KE內(nèi)部結(jié)構(gòu)包含有嵌入式陣列塊（Embedded Array Block，EAB）、邏輯陣列塊（Logic Array Block，LAB）、快速通

45、道（Fast Track）互連（包含Column Interconnect列互連，Row Interconnect，行互連，Local Interconnect，局部互連）、輸入輸出單元（I/O Element，IOE）四部分組成。由圖2.2.1可以看出，一組LE（Logic Element）構(gòu)成一個(gè)LAB，LAB是排列成行和列的，每一行也包含了一個(gè)EAB。LAB和EAB是由快速通道連接的，IOE（I/O Element）位于快速通道連線的行和列的兩端。圖2.2.1 FLEX10KE內(nèi)部結(jié)構(gòu)n 嵌入式陣列由一系列嵌入式陣列塊（EAB）構(gòu)成。嵌入式陣列用來實(shí)現(xiàn)各種存儲(chǔ)器及復(fù)雜的邏輯功能，如數(shù)字信

46、號(hào)處理、微控制器、數(shù)據(jù)傳輸?shù)?。?dāng)用來實(shí)現(xiàn)有關(guān)存儲(chǔ)器功能時(shí)，每個(gè)EAB提供2048位用來構(gòu)造RAM、ROM、FIFO或雙口 RAM等功能。當(dāng)用來實(shí)現(xiàn)乘法器、微控制器、狀態(tài)機(jī)以及DSP等復(fù)雜邏輯時(shí)，每個(gè)EAB可以貢獻(xiàn)100到600個(gè)門。EAB可以單獨(dú)使用，也可組合起來使用。 n 邏輯陣列用來實(shí)現(xiàn)普通邏輯功能，如計(jì)數(shù)器、加法器、狀態(tài)機(jī)、多路選擇器等。邏輯陣列由一系列邏輯陣列塊（LAB）構(gòu)成。每個(gè)LAB包含八個(gè)LE和一些局部互連每個(gè)LE含有一個(gè)四輸入查找表（LUT）、一個(gè)可編程觸發(fā)器、進(jìn)位鏈和級(jí)聯(lián)鏈。八個(gè)LE可以構(gòu)成一個(gè)中規(guī)模的邏輯塊，如八位計(jì)數(shù)器、地址譯碼器和狀態(tài)機(jī)。多個(gè)LAB組合起來可以構(gòu)成更大的

47、邏輯塊。每個(gè)LAB代表大約9 6個(gè)可用邏輯門。n 器件內(nèi)部信號(hào)的互連和器件引腳之間的信號(hào)互連由快速通道（FastTrack）連線提供，F(xiàn)astTrack互連是一系列貫通器件行、列的快速連接通道。可以實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比較器的專用進(jìn)位鏈；實(shí)現(xiàn)高速、多輸入邏輯函數(shù)的專用級(jí)聯(lián)鏈；實(shí)現(xiàn)內(nèi)部三態(tài)總線的三態(tài)模擬；多達(dá)六個(gè)全局時(shí)鐘信號(hào)和四個(gè)全局清除信號(hào)。n IO引腳端由一些 IO單元（IOE）驅(qū)動(dòng)。IOE位于快速通道的行和列的末端，每個(gè)IOE有一個(gè)雙向I/O緩沖器和一個(gè)既可作輸入寄存器也可作輸出寄存器的觸發(fā)器。每個(gè)引腳都有一個(gè)獨(dú)立的三態(tài)輸出使能控制及漏極開路配置選項(xiàng)（Open drain option

48、）、可編程輸出電壓的擺幅控制。當(dāng)I/O引腳作為專用時(shí)鐘引腳時(shí)，這些寄存器提供特殊的性能。當(dāng)作為輸入時(shí)，可提供少于 1.6s的建立時(shí)間；而作為輸出時(shí)，這些寄存器可提供少于 5.3s的時(shí)鐘到輸出延時(shí)。IOE還具有JTAG編程支持、擺幅控制、三態(tài)緩沖和漏極開路輸出等特性。n 器件具有六個(gè)專用輸入引腳，用來驅(qū)動(dòng)觸發(fā)器的控制端，以確?？刂菩盘?hào)高速、低偏移。這些信號(hào)使用了專用的布線支路，以便具有比快速通道更短的延遲和更小的偏移。專用輸入中的四個(gè)輸入引腳可用來驅(qū)動(dòng)全局信號(hào)。 n 在系統(tǒng)上電時(shí)， FLEX10KE器件的配置可以通過存儲(chǔ)在一個(gè)串行PROM中的配置數(shù)據(jù)，或者由系統(tǒng)控制器提供的配置數(shù)據(jù)來完成。Alt

49、era提供EPC1、EPC2、EPC16和EPC1441等配置用的PROM器件，配置數(shù)據(jù)也能從系統(tǒng)RAM和BitBlaster串行下載電纜或ByteBlasterMV并行下載電纜獲得。對(duì)于已配置過的器件，可以通過重新復(fù)位器件、加載新數(shù)據(jù)的方法實(shí)現(xiàn)在線可配置（ICR，In Circuit Reconfigurability）,重新配置時(shí)間小于320ms，可以實(shí)現(xiàn)在系統(tǒng)工作時(shí)實(shí)時(shí)改變配置。3. EAB（嵌入式陣列塊）n EAB（嵌入式陣列塊）是在輸入輸出口上具有寄存器的能變形的RAM塊，雙端口RAM模式（Dual-Port RAM Mode）示意圖如圖2.2.2所示，內(nèi)部結(jié)構(gòu)如圖2.2.3所示。圖

50、2.2.3中信號(hào)包含有：專用時(shí)鐘（Dedicated Clocks）、專用輸入與全局信號(hào)（Dedicated Inputs & Global Signals）、數(shù)據(jù)輸入輸出（data ）、地址輸入（rdaddress ）、寫地址（wraddress ）、外部時(shí)鐘（outclocken）內(nèi)部時(shí)鐘（inclocken）、讀使能（rden）、寫使能（wren）等。 n 可配置的RAM/ROM尺寸有：256×16、512×8、1,024×4、2,048×2。一個(gè)器件中所有的EAB可級(jí)聯(lián)成一個(gè)單一的RAM，級(jí)聯(lián)形成的RAM塊不影響時(shí)序。Altera的軟件能

51、自動(dòng)組合EAB，形成設(shè)計(jì)人員指定的RAM。 圖2.2.2 雙端口RAM模式示意圖n EAB對(duì)驅(qū)動(dòng)和控制時(shí)鐘信號(hào)提供了靈活的選項(xiàng)，EAB的輸入和輸出可以使用不同的時(shí)鐘。寄存器能被獨(dú)立地插入到數(shù)據(jù)輸入、EAB輸出或地址以及寫使能信號(hào)（wren）輸入部分中。寫使能信號(hào)（wren）可以用全局時(shí)鐘信號(hào)或本地互連信號(hào)驅(qū)動(dòng)。EAB時(shí)鐘信號(hào)可使用全局信號(hào)、專用時(shí)鐘引腳及EAB局部互連驅(qū)動(dòng)。因?yàn)長E驅(qū)動(dòng)EAB局部互連，所以LE能控制WE信號(hào)或EAB時(shí)鐘信號(hào)。 n EAB的輸出可以同時(shí)驅(qū)動(dòng)行互連通道（Row Interconnect）和列互連（Column Interconnect）通道。每個(gè)EAB的輸出能同時(shí)驅(qū)

52、動(dòng)兩個(gè)行互連通道和兩個(gè)列互連通道，未用的通道可由其它LE驅(qū)動(dòng)。這一特性可以增加EAB輸出的可用布線資源。4. LAB（Logic Array Block ，邏輯陣列塊） n FLEX10KE的LAB結(jié)構(gòu)如圖2.2.3所示。 LAB由八個(gè)LE以及它們的進(jìn)位鏈&級(jí)聯(lián)鏈（Carry-In & Cascade-In）、LAB控制信號(hào)（LAB Control Signals）與LAB局部互連（LAB Local Interconnect）組成。n LAB為器件提供一個(gè)“coarse-grained structure（粗顆粒結(jié)構(gòu)）”，使高速布線實(shí)現(xiàn)容易，能提高器件利用率和器件性能。n 每

53、個(gè)LAB為八個(gè)LE提供四個(gè)反向可編程的控制信號(hào)。其中的兩個(gè)可以用作時(shí)鐘，另外兩個(gè)用作清除置位控制（Clear/ Preset Logic）。LAB時(shí)鐘可以由器件的專用時(shí)鐘輸入引腳&全局信號(hào)(Dedicated Inputs &Global Signals)、I/O信號(hào)或經(jīng)過LAB局部互連的內(nèi)部信號(hào)直接驅(qū)動(dòng)。LAB的清除置位信號(hào)也可由器件的專用時(shí)鐘輸入引腳&全局信號(hào)、I/O信號(hào)或經(jīng)過LAB局部互連的內(nèi)部信號(hào)直接驅(qū)動(dòng)。由于全局控制信號(hào)通過器件時(shí)失真很小，因而通常用作全局時(shí)鐘、清除或置位等異步控制信號(hào)。全局控制信號(hào)能夠由器件內(nèi)任一LAB中的一個(gè)或多個(gè)LE形成，并直接驅(qū)動(dòng)目標(biāo)L

54、AB的局部互連。全局控制信號(hào)也可以由LE輸出直接產(chǎn)生。圖 2.2.3 LAB內(nèi)部結(jié)構(gòu) 5. LE（邏輯單元） n LE的內(nèi)部結(jié)構(gòu)如圖2.2.4所示。LE（邏輯單元）是FLEX10KE結(jié)構(gòu)中的最小單元，能有效實(shí)現(xiàn)邏輯功能。每個(gè)LE含有一個(gè)四輸入查找表（Look-Up Table，LUT）、一個(gè)帶有同步使能的可編程觸發(fā)器（Programmable Register）、一個(gè)進(jìn)位鏈（Carry Chain）和一個(gè)級(jí)聯(lián)鏈（Cascade Chain）。其中，LUT是一個(gè)四輸入變量的快速邏輯產(chǎn)生器。每個(gè)LE都能驅(qū)動(dòng)LAB局部互連(LAB Local Interconnect)和快速通道互連（Fast Tr

55、ack Interconnect）。n LE中的可編程觸發(fā)器可配置成 D、T、JK、RS觸發(fā)器。觸發(fā)器的時(shí)鐘（Clock Select）、清除/置位（Clear/ Preset Logic）等控制信號(hào)可由全局信號(hào)、I/O引腳或任何內(nèi)部邏輯驅(qū)動(dòng)。對(duì)于組合邏輯電路可以將該觸發(fā)器旁路，由LUT的輸出直接驅(qū)動(dòng)LE的輸出。n LE有兩個(gè)驅(qū)動(dòng)互連通道的輸出信號(hào)，一個(gè)驅(qū)動(dòng)局部互連(LAB Local Interconnect)，另一個(gè)用于驅(qū)動(dòng)行或列的快速通道互連（Fast Track Interconnect），這兩個(gè)輸出信號(hào)可以單獨(dú)控制。例如，可以用LUT驅(qū)動(dòng)一個(gè)輸出,而用寄存器驅(qū)動(dòng)另一個(gè)輸出，這種特性稱

56、為寄存器打包（register packing）。利用寄存器和LUT的這種特性能夠提高LE的利用率。 n LE還提供了進(jìn)位鏈（Carry Chain）和級(jí)聯(lián)鏈（Cascade Chain）兩種類型的專用高速數(shù)據(jù)通道，它們可以連接相鄰LE，但不使用局部互連通道。進(jìn)位鏈支持高速計(jì)數(shù)器和加法器，級(jí)聯(lián)鏈可以在最小延時(shí)的情況下實(shí)現(xiàn)多輸入邏輯函數(shù)。進(jìn)位鏈和級(jí)聯(lián)鏈連接同一LAB中所有的LE和同一行中的所有LAB。大量使用進(jìn)位鏈和級(jí)聯(lián)鏈會(huì)降低布局布線的靈活性，因此，只有在對(duì)速度有要求的關(guān)鍵部分才使用它們。圖2.2.4 LE的內(nèi)部結(jié)構(gòu)7. Cascade Chain（級(jí)聯(lián)鏈）n 利用級(jí)聯(lián)鏈，器件可以實(shí)現(xiàn)多扇入（

57、fan-in）的邏輯功能，相鄰的LUT能用來并行完成邏輯函數(shù)的計(jì)算部分，級(jí)聯(lián)鏈把中間結(jié)果串接起來。級(jí)聯(lián)鏈可以使用邏輯與或者邏輯或（借助狄·摩根的反演定理）來連接相鄰LE的輸出。每增加一個(gè)LE，函數(shù)的有效輸入增加4個(gè)，其延時(shí)大約增加07ns秒。編譯器在設(shè)計(jì)處理時(shí)自動(dòng)生成級(jí)聯(lián)鏈，或者由設(shè)計(jì)人員在設(shè)計(jì)輸入期間手工建立。圖2.2.6 級(jí)聯(lián)鏈形成多扇入功能的結(jié)構(gòu)示意圖 n 當(dāng)級(jí)聯(lián)鏈多于八位的級(jí)聯(lián)鏈時(shí)，可以通過把幾個(gè)LAB連接在一起來自動(dòng)實(shí)現(xiàn)。為了易于布線，比一個(gè)LAB長的級(jí)聯(lián)鏈既可以在相鄰的兩個(gè)偶數(shù)之間跳躍進(jìn)位，也可以在相鄰的兩個(gè)奇數(shù)之間跳躍進(jìn)位。例如，在一行中將第一個(gè)LAB的最后一個(gè)LE級(jí)聯(lián)到該行中第三個(gè)LAB的第一個(gè)LE上。級(jí)聯(lián)鏈像進(jìn)位鏈一樣也不能跨越行中間的EAB。例如，在EPF10K50E中，一個(gè)級(jí)聯(lián)鏈在第18個(gè)LAB上結(jié)束，而新的級(jí)聯(lián)鏈在第19個(gè)