半導體物理劉恩科答案

1、 第一題：摩爾定律：一個芯片上的晶體管數(shù)目大約每十八個月增長一倍。噪聲容限：為了使一個門的穩(wěn)定性較好并且對噪聲干擾不敏感，應當使“0和“1的區(qū)間越大越好。一個門對噪聲的靈敏度是由低電平噪聲容限NML和高電平噪聲容限NMH來度量的，它們分別量化了合法的“0和“1的范圍，并確定了噪聲的最大固定閾值： NML VIL - VOL NMH VOH - VIH溝道長度調(diào)制：在理想情況下，處于飽和區(qū)的晶體管的漏端與源端的電流是恒定的，并且獨立于在這兩個端口上外加的電壓。但事實上導電溝道的有效長度由所加的VDS調(diào)制：增加VDS將使漏結(jié)的耗盡區(qū)加大，從而縮短了有效溝道的長度。開關閾值：電壓傳輸特性VTC曲線與

2、直線Vout Vin的交點。扇入：一個門輸入的數(shù)目。傳播延時：一個門的傳播延時tp定義了它對輸入端信號變化的響應有多快。它表示一個信號通過一個門時所經(jīng)歷的延時，定義為輸入和輸出波形的50%翻轉(zhuǎn)點之間的時間。由于一個門對上升和下降輸入波形的響應時間不同，所以需定義兩個傳播延時。tpLH定義為這個門的輸出由低至高翻轉(zhuǎn)的響應時間，而tpHL那么為輸出由高至低翻轉(zhuǎn)的響應時間。傳播延時tp定義為這兩個時間的平均值：tp tpLH+tpHL /2。設計規(guī)那么：定義設計規(guī)那么的目的是為了能夠很容易地把一個電路概念轉(zhuǎn)換成硅上的幾何圖形。設計規(guī)那么的作用就是電路設計者和工藝工程師之間的接口，或者說是他們之間的協(xié)

3、議。設計規(guī)那么是指導幅員掩膜設計的對幾何尺寸的一組規(guī)定。它們包括圖形允許的最小寬度以及在同一層和不同層上圖形之間最小間距的限制與要求。速度飽和效應：對于長溝MOS管，載流子滿足公式： -道的電場到達某一臨界值c時，載流子的速度將由于散射效應即PN結(jié)反偏漏電和亞閾值漏電。動態(tài)功耗的表達式為：Pdyn CLVdd2f?？梢娨獪p小動態(tài)功耗可以減小Vdd，CL及f。減小Vdd，可以采用降低電壓擺幅的方法，用NMOS代替PMOS，利用閾值損失，使Pdyn CLVddVdd-Vtf。Vdd降低是實現(xiàn)低壓低功耗設計的有效方法，但是Vdd降低，會影響電路性能，例如噪聲干擾作用會增大。減低CL，包括本征電容、扇

4、出電容、及引線電容。合理設計幅員，減小寄生電容。降低f，頻率降低會影響系統(tǒng)性能，因此要折中考慮。第三題：第四題：a Nmos:VGS 2.5V，VDS 2.5V 飽和ID k/2 W/L VGS-VT 2 1+VDS 115×10-6/2 2.5-0.43 2 1+0.06×2.5 283.3AID k W/L VGS-VT VDSAT-VDSAT2/2 1+VDS 146APmos:VGS -0.5V，VDS 5V夾斷飽和ID k/2 W/L VGS-VT 2 1+VDS 30×10-6/2 0.5-0.4 2 1+0.1×1.25 b Nmos:VG

5、S 3.3V，VDS V1假設不考慮速度飽和，那么晶體管工作在線性區(qū) ID k W/L VGS-VT VDS-VDS2/2 115×10-6 3.3-0.43 2.2-2.22/2假設加上夠到長度調(diào)制效應ID k W/L VGS-VT VDS-VDS2/2 1+VDS 447.8 1+0.06×2.2 507A 晶體管速度飽和ID k W/L VGS-VT VDSAT-VDSAT2/2 185A假設加上夠到長度調(diào)制效應ID k W/L VGS-VT VDSAT-VDSAT2/2 1+VDS Pmos:VGS -2.5V，VDS V1假設不考慮速度飽和，那么晶體管未發(fā)生夾斷，

6、工作在線性區(qū)線性ID k W/L VGS-VT VDS-VDS2/2 30×10-6 2.5-0.4 1.8-1.82/2假設加上夠到長度調(diào)制效應 ID k W/L VGS-VT VDS-VDS2/2 1+VDS 2考慮速度飽和，因為V VGS-VT，VDSAT，VDS VDSAT -1v晶體管速度飽和ID k W/L VGS-VT VDSAT-VDSAT2/2 48A假設加上夠到長度調(diào)制效應ID k W/L VGS-VT VDS-VDS2/2 1+VDS 第五題：a 范。因為PMOS是一個弱下拉器件，NMOS是一個弱上拉器件。b 對于一個輸入從0V到2.5V的翻轉(zhuǎn)，從電源獲得的能量

7、為： PMOS管將會關斷，NMOS管的能量損耗將是： 對于一個輸入從2.5V到0V的翻轉(zhuǎn)，NMOS管將會關斷，從電源處沒有獲得能量。PMOS器件上的能量損耗為：c 當輸入為高電平、電容充電時，PMOS器件關斷，NMOS速度飽和?？偟碾妷悍?，所以中點為1.24V。我們可以用平均電流的方法來近似計算tpLH。對于速度飽和的NMOS管： 求解V 0.4V和V 1.24V時的電流，求平均產(chǎn)生一個平均電流值：404A。d 當Vout到達VOH時，PMOS將深度截止。因此我們只考慮NMOS。我們可以用數(shù)表達閾值電壓方程如下：第六題：建立時間可以為負值，保持時間為3個反相器的延遲時間之和，延遲時間為x放電時

8、間加1個反相器的延遲時間。Pdyn CLVdd2fa第七題：上沿觸發(fā)存放器正存放器將正、負latch位置調(diào)整，可變?yōu)樨撗赜|發(fā)存放器當時鐘處于低電平時，T1導通T2關斷，輸入D被采樣到節(jié)點QM上。在此期間，T3和T4分別關斷和導通。交叉耦合的反相器I5，I6保持從鎖存器的狀態(tài)。當時鐘上升到高電平時，主級停止采樣輸入并進入維持狀態(tài)。T1關斷T2導通，交叉耦合的反相器I2和I3保持QM狀態(tài)。同時，T3導通T4關斷，QM被復制到輸出Q上。第八題： 時鐘偏差和抖動的來源：1時鐘信號的產(chǎn)生本身就會引起抖動：時鐘產(chǎn)生電路對器件的本征噪聲和電源電壓的變化敏感，噪聲會引起時鐘信號的暫時改變，并不經(jīng)過濾的通過時鐘驅(qū)動器傳播到觸發(fā)器，從而引起周期至周期的時鐘周期變化2器件制造過程中的偏差：由于工藝的偏差，使得在不同路徑上緩沖器的器件參數(shù)也不盡相同，從而引起靜態(tài)時鐘偏差3互連偏差：互連線垂直和橫向尺度的偏差造成芯片上互連電容和電阻的不同，從而造成不同路徑間的時鐘偏差4電源電壓：供電變化是造成時鐘抖動的主要原因，經(jīng)過緩沖器的延時與電源電壓密切相關，因為它直接影響晶體管的驅(qū)動能力5溫度：芯片上各處功耗不同，造成溫度梯度，影響器件參數(shù)，所以一個時鐘分布網(wǎng)絡中不