試驗(yàn)四4位計數(shù)器設(shè)計

1、實(shí)驗(yàn)四 4位計數(shù)器設(shè)計1 .實(shí)驗(yàn)?zāi)康膶W(xué)習(xí) quartusii 和 modelsim 的使用方法；學(xué)習(xí)原理圖和veriloghdl混合輸入設(shè)計方法;掌握4位計數(shù)器設(shè)計的設(shè)計及仿真方法。2 .實(shí)驗(yàn)原理根據(jù)下面FPGA內(nèi)部電路，設(shè)1t 4位計數(shù)器，并在在kx3c10F加發(fā)板上實(shí)現(xiàn)該電路， 并作仿A3 8 LED7S|6 0|insll磔的瑞陛*麻淮pin ezI " 一 -cueRSTpin aaCNTWBOECLrSQ(E叼真。CLK DOUTI3 0-1 RSTinbl幾如E匈虎巾E演設(shè)計其中的計數(shù)器模塊 CNT4B和數(shù)碼管譯碼驅(qū)動模塊 DECL7s勺verilogHDL代碼，并作出整

2、 個系統(tǒng)仿真。4位計數(shù)器模塊代碼module CNT4B(out, CLK, RST); Please refer to theLK(CLK), .RST(RS-j7OpcodFrOsegled b2v_ .a(SYNTHinst1( h.JESIZED_WIRE_0),WideOi0.out(SYNTHESIZED WIRE 0) j.out1(Q); endmoduleU/ri-Dr4心 utl2 卜 notAa©ift 口卜 3效果圖:t1FVou(ili>nacclkL>segled :b2v_instloutl6,.0O Q6.03 .實(shí)驗(yàn)設(shè)備kx3c10F+開

3、發(fā)板，電腦。4 .實(shí)驗(yàn)步驟編譯編譯結(jié)果如下圖所示:pw=1 J，1*w 匕hfaH. VfhBM-利CkmpIlIMP 氤中XT - 口1*.JJJiiin H 同*編 A G» HiiKHrw # PwHnvagn"Hr 01MltvHWlbl U % 33 3m 3HF H-lr wnmH.1.1 9U M29 岫 EEa>4JtTrpwH Etf /e»mCrdortem一匕.,Tvmq MstohRnplTol> 啥立 IWH；d fEUSKc1PriHi urtiaMuf4i landhroH W】，JWchM tap: re9itan&qu

4、ot;I叫工34gTed lawT& ir»Td» W*Uri|1M：Toll Ft麗5 3EPIM 中NI7 . “iEE! l1 ttCQ W）TgFUj7（窗/）=s -：r*T/i3EMi Hfr7 r Hwiljpttf FrtiF rwDsnrru- CALoguwyflft $f«MM*姐1.學(xué)_rttE*日上“ file > WI*IVIMWHMI ri.lt jp 2 3crie za ted f il«匚ouirt. 7D ix 1 older *£:> iren. i izun>l¥-:

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6、#39;_t_faJt_3de in folder *"£:ViiTn. ziansHTeriloaprzjezt/fair/simila.ticm.i'Dcrielsin/1- far ELM. minzdatim tool亡0taBi白 ijti 盅3工電工&Eli XUb1 Vei 1Ji>-e&j£E.E/fOutj1 Ali!iulill1JXxm1 e fflz 昌&A JiJdulsTii EiKtl中；u4lQ。fileH40L1 C«nt£i »d fll.« IMH學(xué)

7、足通仃氏d file i/20401'JCPEneTBt-d file 事工“巾” j-erEaLfid £1144? 2&3&X -ukrzu.9 II Full G;xpil&ticxD ms STacccisfiil.二 eiZTDr31 E waHirgs編譯解釋:在這個報告中，我們可以看到如下信息：Totallogicelements11/5136(<1%):該芯片中共有 5136個LE資源，其中的11個在這個工程的這 次編譯中得到了使用。Totalcombinationalfunctions11 /5136(<1%)該芯片的51

8、36個LE資源中，其中11個用于實(shí)現(xiàn)組 合邏輯。Dedicatedlogicregisters4/5136(0%):該芯片的5136個LE資源中，其中 4個用于實(shí)現(xiàn)寄存器， 即時序邏輯。從上述信息中，可以得到組合邏輯與時序邏輯的使用比例一一11/4=:1。綜合由來的電路圖電路圖解釋：從以上電路圖可以看出本電路圖主要由計數(shù)器(CNT4B)和七段數(shù)碼管顯示程序 (segled)組成。從CNT4B的CLK端輸入CLK信號，RST為低電平復(fù)位信號， 本實(shí)驗(yàn)是四位二進(jìn)制計數(shù) 器可以計數(shù)16個，每個CLK上升沿計數(shù)一次，其中七段數(shù)碼管是通過輸入的四位二進(jìn)制數(shù) 來選擇相應(yīng)的斷碼進(jìn)行輸出顯示。管腳分配* ：1 ” 一 (!» r .1 * *中 1旭t - t/W1 壯 n.7 .卬*.*.-1 一* ?胃盧：三.宰R1上 ； _、十 二、Top viewVWire Bond; with Exposed PadUaar graW UHvdK!注 GkMTbM .MlBw.nrDGtf.OA 口*/Cycllonfi