《PLD原理與EDA技術(shù)》復(fù)習(xí)(期末)提綱

1、1PLD 原理與原理與 EDA 技術(shù)技術(shù)復(fù)習(xí)提綱復(fù)習(xí)提綱一、基本概念一、基本概念 1-1 EDA 技術(shù)與 ASIC 設(shè)計(jì)和 FPGA 開發(fā)有什么關(guān)系? 答：利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路 ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA 和 CPLD 是實(shí)現(xiàn)這一途徑的主流器件。FPGA 和 CPLD 通常也被稱為可編程專用 IC，或可編程 ASIC。FPGA 和 CPLD 的應(yīng)用是 EDA 技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和 ASIC 設(shè)計(jì)，以及對自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。 1-2 與軟件描述語言相比，VHDL 有什么特點(diǎn)? 答：編譯器將軟件程序翻譯成基于

2、某種特定 CPU 的機(jī)器代碼，這種代碼僅限于這種 CPU 而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變 CPU 的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將 VHDL 程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足 VHDL 設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對獨(dú)立性。綜合器在將 VHDL(硬件描述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對應(yīng)式的“翻譯” ，而是根據(jù)設(shè)計(jì)庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。 l-3 什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)

3、化中的地位是什么? 什么是綜合? 答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。有哪些類型? 答：(1)從自然語言轉(zhuǎn)換到 VHDL 語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(RegisterTransport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從 RTL 級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC 設(shè)計(jì))，或轉(zhuǎn)換到 FPGA 的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? 答：是核

4、心地位（見圖 1-3） 。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受 VHDL 程序并準(zhǔn)備對其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將 VHDL 程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。 1-4 在 EDA 技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? 答：在 EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。 1-5 IP 在 EDA 技術(shù)的應(yīng)用和發(fā)展中的意義是什么? 答：IP 核具有規(guī)范的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。 2-1 敘述 EDA 的 FPG

5、A/CPLD 設(shè)計(jì)流程。 答：1.設(shè)計(jì)輸入(原理圖/HDL 文本編輯)；2.綜合；3.適配；4.時(shí)序仿真與功能仿真；5.編程下載；6.硬件測試。 2-2 IP 是什么?IP 與 EDA 技術(shù)的關(guān)系是什么? IP 是什么? 答：IP 是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊，用于 ASIC 或 FPGA/CPLD中的預(yù)先設(shè)計(jì)好的電路功能模塊。2IP 與 EDA 技術(shù)的關(guān)系是什么? 答：IP 在 EDA 技術(shù)開發(fā)中具有十分重要的地位；與 EDA 技術(shù)的關(guān)系分有軟 IP、固 IP、硬 IP：軟 IP 是用 VHDL 等硬件描述語言描述的功能塊，并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能；軟 IP 通常是以硬件描述語言

6、 HDL 源文件的形式出現(xiàn)。固 IP 是完成了綜合的功能塊，具有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。硬 IP 提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。 2-3 敘述 ASIC 的設(shè)計(jì)方法。 答：ASIC 設(shè)計(jì)方法,按版圖結(jié)構(gòu)及制造方法分有半定制(Semi-custom)和全定制(Full-custom)兩種實(shí)現(xiàn)方法。全定制方法是一種基于晶體管級的，手工設(shè)計(jì)版圖的制造方法。半定制法是一種約束性設(shè)計(jì)方式，約束的目的是簡化設(shè)計(jì)，縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本，提高設(shè)計(jì)正確率。半定制法按邏輯實(shí)現(xiàn)的方式不同，可再分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。 2-4 FPGA/CPLD 在 ASIC 設(shè)計(jì)中有

7、什么用途? 答：FPGA/CPLD 在 ASIC 設(shè)計(jì)中，屬于可編程 ASIC 的邏輯器件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。 2-5 簡述在基于 FPGA/CPLD 的 EDA 設(shè)計(jì)流程中所涉及的 EDA 工具，及其在整個(gè)流程中的作用。 答：基于 FPGA/CPLD 的 EDA 設(shè)計(jì)流程中所涉及的 EDA 工具有：設(shè)計(jì)輸設(shè)計(jì)輸入編輯器入編輯器（作用：（作用：接受不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式以及 HDL 的文本輸入方式。 ） ；HDLHDL 綜合器綜合器（作用：（作用：HDL綜合器根據(jù)工藝庫和約束條件信息，將設(shè)計(jì)輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件

8、硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計(jì)技術(shù)、化簡優(yōu)化算法以及計(jì)算機(jī)軟件等復(fù)雜結(jié)體進(jìn)行優(yōu)化處理） ；仿真器仿真器（作用：（作用：行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門級系統(tǒng)的測試） ；適配器適配器（作用：（作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線） ；下載器下載器（作用：（作用：把設(shè)計(jì)結(jié)果信息下載到對應(yīng)的實(shí)際器件，實(shí)現(xiàn)硬件設(shè)計(jì)） 。 3-1 OLMC（輸出邏輯宏單元）有何功能?說明 GAL 是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 OLMC 有何功能? 答：OLMC 單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說明 GAL 是怎樣實(shí)現(xiàn)可

9、編程組合電路與時(shí)序電路的? 答：GAL（通用陣列邏輯器件）是通過對其中的 OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡單模式） ，實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。 3-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)? 答：GAL、CPLD 之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的 PAL（可編程陣列邏輯）器件構(gòu)成。 3-3 什么是基于查找表的可編程邏輯結(jié)構(gòu)? 答：FPGA（現(xiàn)場可編程門陣列）是基于查找表的可編程邏輯結(jié)構(gòu)。 3-4 FPGA 系列器件中的 LAB 有何作用? 答：FPGA（Cyclone/Cyclone II）系列器件主要由邏輯陣列塊

10、LAB、嵌入式存儲器塊（EAB） 、I/O 單元、嵌入式硬件乘法器和 PLL 等模塊構(gòu)成；其中LAB（邏輯陣列塊）由一系列相鄰的 LE（邏輯單元）構(gòu)成的；FPGA 可編程資源主要來自邏輯陣列塊 LAB。3 3-5 與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)? 答：使用 BST（邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時(shí)在系統(tǒng)捕獲測量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測試法和“針床”夾具測試法來無法對 IC 內(nèi)部節(jié)點(diǎn)無法測試的難題。 3-6 解釋編程與配置這兩個(gè)概念。 答：編程：基于電可擦除存儲單元的 EEPROM 或 Flash 技術(shù)。CPLD 一股使用此技術(shù)進(jìn)行編程。CPLD 被

11、編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于 SRAM 查找表的編程單元。編程信息是保存在 SRAM 中的，SRAM 在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分 FPGA 采用該種編程工藝。該類器件的編程一般稱為配置。對于 SRAM 型FPGA 來說，配置次數(shù)無限，且速度快；在加電時(shí)可隨時(shí)更改邏輯；下載信息的保密性也不如電可擦除的編程。 3-7 請參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的 PLD 器件歸類為 CPLD；將基于查找

12、表的可編程邏輯結(jié)構(gòu)的 PLD 器什歸類為 FPGA，那么，APEX 系列屬于什么類型 PLD 器件? MAX II系列又屬于什么類型的 PLD 器件?為什么? 答：APEX(Advanced Logic Element Matrix)系列屬于 FPGA 類型 PLD 器件；編程信息存于 SRAM 中。MAX II 系列屬于 CPLD 類型的 PLD 器件；編程信息存于 EEPROM 中。 5-1 歸納利用 Quartus II 進(jìn)行 VHDL 文本輸入設(shè)計(jì)的流程：從文件輸入一直到 SignalTap II 測試。答：1 建立工作庫文件夾和編輯設(shè)計(jì)文件；2 創(chuàng)建工程；3 編譯前設(shè)置；4 全程編譯

13、；5 時(shí)序仿真；6 引腳鎖定；7 配置文件下載；8 打開SignalTap II 編輯窗口；9 調(diào)入 SignalTap II 的待測信號；10 SignalTap II參數(shù)設(shè)置；11 SignalTap II 參數(shù)設(shè)置文件存盤；12 帶有 SignalTap II 測試信息的編譯下載；13 啟動(dòng) SignalTap II 進(jìn)行采樣與分析；14 SignalTap II的其他設(shè)置和控制方法。 6-1 什么是固有延時(shí)?什么是慣性延時(shí)?答：固有延時(shí)(Inertial Delay)也稱為慣性延時(shí)，固有延時(shí)的主要物理機(jī)固有延時(shí)的主要物理機(jī)制是制是分布電容效應(yīng)分布電容效應(yīng)。 6-2 是什么?在 VHDL

14、 中， 有什么用處? 是什么? 答：在 VHDL 仿真和綜合器中，默認(rèn)的固有延時(shí)量（它在數(shù)學(xué)上是一個(gè)無窮小量） ，被稱為 延時(shí)。在 VHDL 中， 有什么用處?答：在 VHDL 信號賦值中未給出固有延時(shí)情況下，VHDL 仿真器和綜合器將自動(dòng)為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序的延時(shí)量 ；使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。 6-4 說明信號和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。答：變量：變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶出對它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。變量的主要作用是在進(jìn)程中作為臨

15、時(shí)的數(shù)4據(jù)存儲單元。信號：信號是描述硬件系統(tǒng)的基本數(shù)據(jù)對象，其性質(zhì)類似于連接線；可作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息交流通道。信號不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對應(yīng)關(guān)系。 6-5 在 VHDL 設(shè)計(jì)中，給時(shí)序電路清零(復(fù)位)有兩種力方法，它們是什么?解：設(shè) Q 定義成信號，一種方法：Q=“000000” ； 其中“000000”反映出信號 Q 的位寬度。第二種方法：Q0)；其中OTHERS=0不需要給出信號 Q 的位寬度，即可對 Q 清零。 6-7 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對象變換處理功能。

16、（2）重載算符有何用處? 用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(jìn)行運(yùn)算處理。 （3）如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無需事先聲明。 7-2 LPM_ROM、LPM_RAM、LPM_FIFO 等模塊與 FPGA 中嵌入的EAB、ESB、M4K 有怎樣的聯(lián)系? 答：ACEXlK 系列為 EAB；APEX20K 系列為 ESB；Cyclone 系列為 M4K二、二、EDAEDA 名詞解釋名詞解釋1CPLD：復(fù)雜可編程邏輯器件2HDL：硬件描述語言3LUT：查找表4ASIC：專用集成電路5SOC：單片電子系統(tǒng)（或者片上系統(tǒng)）6VHDL：超高速集成電路硬件描述語言7FPGA：現(xiàn)場

17、可編程門陣列8RTL：寄存器傳輸級 9JTAG：聯(lián)合測試活動(dòng)組織10EAB：嵌入式陣列塊11：SOPC：片上可編程系統(tǒng)12ISP：在系統(tǒng)可編程技術(shù)13ICR：在線可重配置技術(shù)14IP：知識產(chǎn)權(quán)核15IEEE：電子電氣工程師協(xié)會(huì)16LPM：參數(shù)可定制宏模塊庫17EDA：電子設(shè)計(jì)自動(dòng)化18FSM：有限狀態(tài)機(jī)三、簡答題：三、簡答題：1簡述 VHDL 程序的基本結(jié)構(gòu)？答：VHDL 程序是由以下幾個(gè)部分組成的：（1）LIBRARY （庫）部分（2）PACKAGE （程序包）部分（3）ENTITY （實(shí)體）部分（4）ARCHITECTURE （結(jié)構(gòu)體）部分5（5）CONFIGURATION （配置）部分2

18、CPLD 和 FPGA 有什么差異？在實(shí)際應(yīng)用中各有什么特點(diǎn)？答：差異：（1）CPLD：復(fù)雜可編程邏輯器件，F(xiàn)PGA：現(xiàn)場可編程門陣列；（2）CPLD：基于乘積項(xiàng)技術(shù)的確定型結(jié)構(gòu)，F(xiàn)PGA：基于查找表技術(shù)的統(tǒng)計(jì)型結(jié)構(gòu);（3）CPLD：5500 50000 門，F(xiàn)PGA：1K 10M 門 。實(shí)際應(yīng)用中各自的特點(diǎn)：CPLD 適用于邏輯密集型中小規(guī)模電路，編程數(shù)據(jù)不丟失，延遲固定，時(shí)序穩(wěn)定； FPGA 適用于數(shù)據(jù)密集型大規(guī)模電路，需用專用的 ROM 進(jìn)行數(shù)據(jù)配置，布線靈活，但時(shí)序特性不穩(wěn)定。3設(shè)計(jì)項(xiàng)目的驗(yàn)證有哪幾種方法？它們具體含義？答：包括功能仿真、時(shí)序仿真和定時(shí)分析。功能仿真又稱前仿真，是在不考

19、慮器件延時(shí)的理想情況下的一種項(xiàng)目驗(yàn)證方法，通過功能仿真來驗(yàn)證一個(gè)項(xiàng)目的邏輯功能是否正確。時(shí)序仿真又稱模擬仿真或后仿真，是在考慮設(shè)計(jì)項(xiàng)目具體適配器件的各種延時(shí)的情況下的一種項(xiàng)目驗(yàn)證方法。時(shí)序仿真不僅測試邏輯功能，還測試目標(biāo)器件最差情況下的時(shí)間關(guān)系。定時(shí)分析可以分析各個(gè)信號到輸出端的時(shí)間延遲,可以給出延遲矩陣和最高工作頻率，還可分析信號的建立、保持時(shí)間。4結(jié)構(gòu)體的描述方式有幾種，各有什么特點(diǎn)？答：結(jié)構(gòu)體的描述方式有: Structure（結(jié)構(gòu)）描述、 Date Flow（數(shù)據(jù)流）描述 、Behavior Process（行為）描述 。Structure 描述描述該設(shè)計(jì)單元的硬件結(jié)構(gòu)。Date Fl

20、ow 描述它是類似于寄存器傳輸級的方式,描述數(shù)據(jù)的傳輸和變換。Behavior Process 描述只描述電路的功能或者電路行為（輸入輸出間轉(zhuǎn)換的行為） 。5解釋編程與配置這兩個(gè)概念？答：編程：基于電可擦除存儲單元的 EEPROM 或 Flash 技術(shù)。CPLD 一股使用此技術(shù)進(jìn)行編程。CPLD 被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于 SRAM 查找表的編程單元。編程信息是保存在 SRAM 中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分 FPGA

21、采用該種編程工藝。該類器件的編程一般稱為配置。對于 SRAM 型 FPGA來說，配置次數(shù)無限，且速度快；在加電時(shí)可隨時(shí)更改邏輯；下載信息的保密性也不如電可擦除的編程。6簡述層次結(jié)構(gòu)設(shè)計(jì)的優(yōu)點(diǎn)？答：層次化設(shè)計(jì)是一種模塊化的設(shè)計(jì)方法，設(shè)計(jì)人員對設(shè)計(jì)的描述由上至下逐步展開，符合常規(guī)的思維習(xí)慣；由于頂層設(shè)計(jì)與具體的器件和工藝無關(guān)，因此易于在各種可編程邏輯器件中間進(jìn)行移植。層次化的設(shè)計(jì)方法可以使多個(gè)設(shè)計(jì)人員同時(shí)進(jìn)行操作。有利于對設(shè)計(jì)任務(wù)進(jìn)行合理的分配并用系統(tǒng)工程的方法對設(shè)計(jì)進(jìn)行管理。7簡述 CPLD 的結(jié)構(gòu)？答：CPLD 的基本結(jié)構(gòu)由可編程邏輯陣列（LAB） 、可編程 I/O 控制模塊和可編程內(nèi)部連線（

22、PIA）等三部分組成。 61）可編程邏輯陣列（LAB） 可編程邏輯陣列又若干個(gè)可編程邏輯宏單元（Logic Macro Cell，LMC）組成， LMC 內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立地配置為時(shí)序或組合工作方式。 2）可編程 I/O 單元（IOC）CPLD 的 I/O 單元（Input/Output Cell，IOC） ，是內(nèi)部信號到 I/O 引腳的接口部分。根據(jù)器件和功能的不同，各種器件的結(jié)構(gòu)也不相同。由于陣列型器件通常只有少數(shù)幾個(gè)專用輸入端，大部分端口均為 I/O 端，而且系統(tǒng)的輸入信號通常需要鎖存。因此 I/O 常作為一個(gè)獨(dú)立單元來處理。3）可編程內(nèi)部

23、連線（PIA）可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和 I/O 單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號，并將宏單元的信號送目的地。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。8簡述 FPGA 的結(jié)構(gòu)？答：FPGA 由可編程邏輯塊（CLB） 、輸入/輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和一個(gè) SRAM 結(jié)構(gòu)的配置存儲單元組成。1）可編程邏輯塊（CLB） CLB 主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。2）輸入/輸出模塊（IOB）IOB 主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器

24、、輸出緩沖器組成，每個(gè) IOB 控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。3）可編程互連資源（PIR）PIR 由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。實(shí)現(xiàn) FPGA 內(nèi)部的 CLB 和 CLB 之間、CLB 和 IOB 之間的連接。9什么是邊界掃描技術(shù)?其原理是什么? 與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)?答：邊界掃描測試技術(shù)（Boundary Scan Testing，BST） ，主要用于解決可編程邏輯器件芯片的測試問題。這種測試可在器件正常工作時(shí)捕獲功能數(shù)據(jù)。器件的邊界掃描單元能夠迫使邏輯追蹤引腳信號，或是從引腳或器件核心邏輯

25、信號中捕獲數(shù)據(jù)。強(qiáng)行加入的測試數(shù)據(jù)串行地移入邊界掃描單元，捕獲的數(shù)據(jù)串行移出并在器件外部同預(yù)期的結(jié)果進(jìn)行比較。標(biāo)準(zhǔn)的邊界掃描測試只需要五根信號線，即 TDI（測試數(shù)據(jù)輸入） 、TDO（測試數(shù)據(jù)輸出） 、TRST（測試復(fù)位輸入）TMS（測試模式選擇）和 TCK（測試時(shí)鐘輸入） ，TRST 能夠?qū)﹄娐钒迳纤兄С诌吔鐠呙璧男酒瑑?nèi)部邏輯和邊界管腳進(jìn)行測試。應(yīng)用邊界掃描技術(shù)能夠增強(qiáng)芯片、電路板甚至系統(tǒng)的可測試性。使用 BST（邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時(shí)在系統(tǒng)捕獲測量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測試法和“針床”夾具測試法來無法對 IC 內(nèi)部節(jié)點(diǎn)無法測試的難題。四、判斷題

26、四、判斷題71.IEEE 庫使用時(shí)必須聲明。 （ ）2.實(shí)體（ENTITY）不是 VHDL 程序所必須的。（ ）3.一個(gè)實(shí)體只能有一個(gè)結(jié)構(gòu)體。 （ ）4.結(jié)構(gòu)體內(nèi)部定義的數(shù)據(jù)類型、常數(shù)、函數(shù)、過程只能用于該結(jié)構(gòu)體。（ ） 5VHDL 語言運(yùn)算符沒有優(yōu)先級。（ ）6CPLD 被編程信息，掉電后信息仍保存。( )7使用 BST（邊界掃描測試）規(guī)范測試，不必使用物理探針。( )8FPGA 被編程信息，掉電后信息仍保存。( )9CPLD 編程信息保存在 SRAM 中。( )10FPGA 可編程資源主要來自邏輯陣列塊 LAB。( )11 “信號”具有延遲、事件等特性，而變量則沒有。 （ ）12記錄類型中

27、可以包含“存取型”和“文件型”的數(shù)據(jù)對象。 （ ）13 “+”和“-”運(yùn)算符只能用于整形數(shù)運(yùn)算，移位操作符則只能用于 BIT 型和BOOLEAN 型的運(yùn)算。 （ ）14目前，在可綜合的 VHDL 程序中，乘方運(yùn)算符（*）的右操作數(shù)可以是任意的整數(shù)。 （ ）15 “=”和“/=”運(yùn)算比“”和”綜合生成的電路規(guī)模要小。( )16數(shù) 100 在 VHDL 語言中既可以表示整數(shù)又可以表示實(shí)數(shù)。 （）17在進(jìn)程中任意交換語句的順序，其執(zhí)行結(jié)果不變。 （）18WAIT FOR 語句后面要求接敏感信號量。 （）19在 IF 語句的條件表達(dá)式中只能使用關(guān)系運(yùn)算操作及邏輯運(yùn)算操作的組合表達(dá)式（）20在使用進(jìn)程時(shí)

28、，敏感信號量必須跟在 PROCESS（）的括號中。 （）五、五、VHDL 程序分析處理程序分析處理 4-1 畫出與以下實(shí)體描述對應(yīng)的原理圖符號元件: 1） ENTITY buf3s IS -實(shí)體 1:三態(tài)緩沖器 PORT(input:IN STD_LOGIC; -輸入端 enable:IN STD_LOGIC; -使能端 output:OUT STD_LOGIC); -輸出端 END buf3s ;buf3sinput outputenable2） ENTITY mux21 IS -實(shí)體 2: 2 選 1 多路選擇器 PORT(in0, in1,sel: IN STD_LOGIC; outpu

29、t:OUT STD_LOGIC); END mux21；8mux21in0outputin1sel 6-6 哪一種復(fù)位方法必須將復(fù)位信號放在敏感信號表中?給出這兩種電路的VHDL 描述。解：邊沿觸發(fā)復(fù)位信號要將復(fù)位信號放在進(jìn)程的敏感信號表中。（1）邊沿觸發(fā)復(fù)位信號. ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(RST) BEGIN IF RSTEVENT AND RST=1 THEN QQ0); END IF; END PROCESS; Q1=QQ; END;（2）電平觸發(fā)復(fù)位信號. ARCHITECTURE b

30、hv 0F DFF3 IS SIGNAL QQ:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IF RST=1 THEN QQ0); END IF; END PROCESS; Q1=QQ; END; 6-8 判斷下面三個(gè)程序中是否有錯(cuò)誤，若有則指出錯(cuò)誤所在，并給出完整程序。 程序 1:9 Signal A,EN : std_logic; Process(A, EN) Variable B: std_log ic; Begin if EN=l then B=A; end if; -將“B=A”改成“B:=A” end process; 程序 2: Architectur

31、e one of sample is variable a，b，c:integer; begin c=a+b; -將“c=a+b”改成“c:=a+b” end; 程序 3: library ieee; use ieee.std_logic_1164.all; entity mux21 is PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); -將“;)”改成“)” end sam2; -將“sam2”改成“entity mux21” architecture one of mux2l is begin -增加“process(a

32、,b,sel) begin” if sel= 0 then c:=a; else c:=b; end if; -應(yīng)改成“if sel= 0 then c=a; else c=b; end if;” -增加“end process;”end two; -將“two”改成“architecture one”六、六、閱讀下列閱讀下列 VHDLVHDL 程序，畫出結(jié)構(gòu)體的原理圖（程序，畫出結(jié)構(gòu)體的原理圖（RTLRTL 級）級）例 1：課本習(xí)題 3.7LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DLATCH IS PORT (D,CP :IN ST

33、D_LOGIC; Q,QN :BUFFER STD_LOGIC) ; END DLATCH ; ARCHITECTURE one OF DLATCH IS SIGNAL N1,N2 :STD_LOGIC; BEGIN N1=D NAND CP; N2=N1 NAND CP; Q=QN NAND N1;10 QN=Q NAND N2;END one; 例2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS ISPORT ( CONTROL : IN STD_LOGIC;INN: IN STD_LOGIC;Q: INOUT STD_LOGIC;

34、Y: OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGINPROCESS (CONTROL, INN, Q)BEGINIF (CONTROL = 0) THENY = Q;Q = Z;ELSEQ = INN;Y = Z;END IF;END PROCESS;END ONE;七、應(yīng)用設(shè)計(jì)七、應(yīng)用設(shè)計(jì)111. 2 選 1 多路選擇器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a IS PORT(a,b,s:IN BIT; y:OUT BIT); END ENTITY m

35、ux21a; ARCHITECTURE one 0F mux21a IS BEGIN PROCESS(a,b,s) BEGIN IF s=0 THEN y=a; ELSE y=b; ENDIF; END PROCESS;2. 圖 4-17 所示的是 4 選 1 多路選擇器,試分別用 IF_THEN 語句和 CASE 語句的表達(dá)方式寫出此電路的 VHDL 程序,選擇控制信號 s1 和 s0 的數(shù)據(jù)類型為STD_LOGIC_VECTOR;當(dāng) s1=0,s0=0；s1=0,s0=1；s1=1,s0=0和 s1=1,s0=1時(shí),分別執(zhí)行 y=a、y=b、y=c、y=d。-解 1：用 IF_THEN 語

36、句實(shí)現(xiàn) 4 選 1 多路選擇器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC;12 y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);-定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù) BEGIN s0s1=s1&s0; -s1 相并 s0

37、,即 s1 與 s0 并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = 00 THEN y = a; ELSIF s0s1 = 01 THEN y = b; ELSIF s0s1 = 10 THEN y = c; ELSE y = d; END IF; END PROCESS; END ARCHITECTURE if_mux41;-解 2：用 CASE 語句實(shí)現(xiàn) 4 選 1 多路選擇器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC;

38、 s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);-定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型 BEGIN s0s1 y y y y NULL ; END CASE; END PROCESS;END ARCHITECTURE case_mux41;3.編寫一個(gè) 8 線3 線優(yōu)先編碼器的 VHDL 程序13LIBRARY IEEE;USE IEEE.STD_L

39、OGIC_1164.ALL; ENTITY coder ISPORT(a:IN STD_LOGIC_VECTOR(7 DOWNTO 0); y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END coder;ARCHITECTURE one OF coder ISBEGINPROCESS(a) BEGINIF a(7)=0 THEN y=111;ELSIF (a(6)=0) THEN y=110;ELSIF (a(5)=0) THEN y=101;ELSIF (a(4)=0) THEN y=100;ELSIF (a(3)=0) THEN y=011;ELSIF (a(2)

40、=0) THEN y=010;ELSIF (a(1)=0) THEN y=001;ELSE y=000; END IF; END PROCESS;END one;4.用 CASE 語句和 IF 語句編寫 3 線-8 線譯碼器 VHDL 程序.(課本習(xí)題 3.3)(1)用 CASE 語句LIBRARY ieee;USE ieee.std_logic_1164.all;entity decoder38 is port(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7 downto 0); end decoder38;architec

41、ture behave38 OF decoder38 issignal indata: std_logic_vector(2 downto 0);begin indatayyyyyyyyy=XXXXXXXX; end case; else y=11111111; end if; end process;end behave38;（2 用 IF 語句library IEEE;use IEEE.std_logic_1164.all;entity decoder38 is port ( a,b,c,g1,g2a,g2b: in std_logic; y: out STD_LOGIC_VECTOR (

42、7 downto 0);end decoder38;architecture decoder_if of decoder38 is signal indata: std_logic_vector(2 downto 0); begin indata=c&b&a; process(indata,g1,g2a,g2b) begin if (g1=1 and g2a=0 and g2b=0) then if indata=000 then y0,others=1); elsif indata=001 then y0,others=1); elsif indata=010 then y0

43、,others=1); elsif indata=011 then y0,others=1); elsif indata=100 then y0,others=1); elsif indata=101 then y0,others=1); elsif indata=110 then y0,others=1); elsif indata=111 then y0,others=1); else yX); end if; end if; end process;（練習(xí)：仿照此例自己設(shè)計(jì)（練習(xí)：仿照此例自己設(shè)計(jì) 2 線線-4 線的譯碼器線的譯碼器 VHDL 程序）程序）參考 VHDL 程序：LIBRA

44、RY ieee;USE ieee.std_logic_1164.ALL;ENTITY decoder2_4 ISPORT(A, B,G1,G2A,G2B: IN STD_LOGIC;Y: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END decoder2_4;15ARCHITECTURE one OF decoder2_4 ISSIGNAL indata: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINindata YYYYY=XXXX;END CASE;ELSEY=1111;END IF;END PROCESS;END one;5.試用 VHDL

45、 描述一個(gè)外部特性如圖所示的 D 觸發(fā)器。參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mydff IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF mydff ISBEGIN PROCESS(CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q=D; END IF;16 END PROCESS;END;6.設(shè)計(jì)一個(gè)異步清除十進(jìn)制加法計(jì)數(shù)器的 VHDL 程序LIBRARY IEEE;USE

46、IEEE.STD_LOGIC_1164.ALL; ENTITY cnt10y ISPORT(clr:IN STD_LOGIC; clk:IN STD_LOGIC; cnt:BUFFER INTEGER RANGE 9 DOWNTO 0);END cnt10y;ARCHITECTURE one OF cnt10y ISBEGINPROCESS(clr,clk) BEGINIF clr=0 THEN cnt=0;ELSIF clkEVENT AND clk=1 THENIF (cnt=9) THEN cnt=0;ELSE cnt=cnt+1;END IF;END IF; END PROCESS;END one;7.用 VHDL 語言的元件例化語句設(shè)計(jì)如圖所示電路。元件為 2 輸入與非門。 提示：(1)先設(shè)計(jì) 2 輸入的與非門電路；(2)再用元件例