基于超深亞微米工藝的E-fuse 存儲電路的設(shè)計與研究

1、基于超深亞微米工藝的E-fuse存儲電路的設(shè)計與研究中文摘要基于超深亞微米工藝的E-fuse存儲電路的設(shè)計與研究中文摘要E-fuse廣泛地應(yīng)用于超大規(guī)模芯片的設(shè)計中，在芯片中實現(xiàn)冗余的功能。本文在HUALI 55nm標準CMOS工藝上設(shè)計并實現(xiàn)了一個4K 并入并出512 * 8的E-fuse存儲電路，八位輸出，通過一對放大器模塊在控制信號控制其工作與否情況下，分時輸出子6位數(shù)據(jù)信號。放大器模塊采用的是交叉耦合的電路結(jié)構(gòu)，并設(shè)計4個不同的參考電阻，根據(jù)trim過程選擇合適的電阻，很好地預(yù)防了實際情況下電阻受工藝波動的影響而產(chǎn)生的偏差。同時設(shè)計了配套的延遲電路、字線驅(qū)動電路等模塊。本文實現(xiàn)的E-f

2、use陣列在考慮面積、功耗、速度等因素的基礎(chǔ)上進行了優(yōu)化，在設(shè)計過程中基于傳統(tǒng)的E-fuse單元電路提出了一種新型的單元電路，并在速度、面積、功耗、可靠性等方面進行了對比討論。電路允許的使用環(huán)境波動范圍廣，其中電壓為1.0V-1.4V和2.8V-3.6V，溫度由-40-125，在TT,FF,SS,FS,SF下全部驗證通過，功耗最大為11.5mW，讀操作的電流小于1.1mA，保證電路的正確讀操作，編程電流都在16mA以上，在理論上說明熔絲能夠順利熔斷。本文基于HUALI 55nm標準的CMOS工藝進行整體電路的仿真和對版圖的設(shè)計，其編程電流典型值為19.5mA，數(shù)據(jù)輸出時間延遲為2nS內(nèi)，翻轉(zhuǎn)速

3、度小于1.5nS，整體面積為407.652um * 451.8um=0.184mm2，文章的最后給出了部分流片的數(shù)據(jù)。關(guān)鍵詞：E-fuse，超深亞微米，CMOSIIIAbstract Research on and Design of Electrically programmable Fuse (E-Fuse) on Ultra Deep SubmicronResearch on and Design of Electrically programmable Fuse (E-Fuse) on Ultra Deep SubmicronAbstractE-fuse is widely used

4、as a redundant technology in ULSI. This thesis designs a 4k 512*8 PIPO E-fuse storage circuit, 256 output signals is realized using two groups of 8 data in different time controlled by a pair of amplifiers. The amplifier is constructed using cross coupling differential pair with 4 referential trim r

5、esistors. These resistors can be trimmed to accommodate technology fluctuation. The delay module and bit line driving circuit are designed as well.The design is optimized considering area, power, and velocity. A new cell structure is proposed. Its performance of is discussed comparing with tradition

6、al structure. The circuit can be operated in a wide range, with voltage from 1.0V to 1.4V and 2.8V to 3.6V, temperature from -40 to -125. It is verified under TT,FF,SS,FS,SF corner, with minimum power consume 11.5mW，reading current less than 1.1mA. The programming current is larger than 16mA, which

7、can guarantee the triggering of the fuse。Simulation results show that typical programming current is 19.5mA, delay is less than 2ns, flip time is less than 1.5ns. The chip is realized using HUALI 55nm standard CMOS logic technology. Tapeout data is presented at the end.Keywords: E-fuse, Ultra Deep S

8、ubmicron, CMOSWritten by Wang YuanyuanSupervised by Wang Ziou基于超深亞微米工藝的E-fuse存儲電路的設(shè)計與研究第一章 緒論第一章 緒論E-fuse技術(shù)主要是基于電遷移的理論發(fā)展起來的，其中利用此原理設(shè)計的E-fuse電路可以實現(xiàn)芯片中SRAM電路部分的冗余作用，也可以實現(xiàn)電子芯片身份認證（Electronic Chip ID - ECID）等作用1，大大的提高了芯片的智能化。1.1 eFuse概述E-fuse電路根據(jù)電遷移理論，通過熔絲被電流的熔斷與否來存儲信息，多晶硅熔絲在熔斷前電阻很小，在持續(xù)的大電流熔斷后電阻成倍的增加，并且

9、熔絲斷裂的狀態(tài)將永久的保持。一根熔絲可以對應(yīng)二進制中的“0”或“1”的值。在本設(shè)計中，設(shè)定未被熔斷的熔絲節(jié)點存儲“1”，被熔斷的熔絲節(jié)點存“0”。E-fuse的應(yīng)用主要是在芯片中起冗余作用，尤其是用在半導(dǎo)體存儲器的電路中，當(dāng)電路存在錯誤時，E-fuse作為后備存儲電路使芯片自動修復(fù)缺陷。其次，E-fuse還具有一次編程的特點，可以根據(jù)不同的用戶需求編程，使芯片更加智能。E-fuse也應(yīng)用在ECID領(lǐng)域，即使芯片在運作時也可以修改芯片的密碼，可以防止黑客入侵。在工藝方面，E-fuse技術(shù)也體現(xiàn)出了很多優(yōu)點。由于E-fuse電路建立在CMOS的工藝基礎(chǔ)之上，其尺寸也可以一定程度上等比例縮小，可使電

10、路的面積隨著工藝發(fā)展而相對減小。并且多晶硅熔絲通過電流熔斷，相較早期激光熔絲來說，對周邊的電路破壞性大大減小。甚至在最后一道工藝流程封裝后，也可以實現(xiàn)編程操作，這也是使E-fuse技術(shù)應(yīng)用更加廣泛的原因之一。1.2 課題的研究背景和意義隨著集成電路設(shè)計水平的提高，芯片的功能越來越強大，集成密度在不斷的提升，集成電路中的晶體管的數(shù)量也呈現(xiàn)出指數(shù)增長的趨勢，同時晶體管的尺寸也不斷的縮小。其中在芯片內(nèi)部，存儲器電路將占了整個芯片面積的90%。靜態(tài)存儲器也由于其低功耗、高速度、工藝兼容性好等特點，被廣泛的應(yīng)用于移動設(shè)備、計算機CPU等2，但由于芯片設(shè)計工藝越來越復(fù)雜，勢必為芯片帶來更多的缺陷，使芯片成

11、品率降低，平均有40%的SOC芯片因失效被扔掉3。所以，為了提高芯片的成品率，冗余技術(shù)也在不斷的發(fā)展，其中五個備用單元就能把成品率從1%提高到67%4。E-fuse技術(shù)已經(jīng)廣泛的用于冗余電路來改善芯片失效的問題，尤其用于存儲設(shè)備的冗余技術(shù)中。一般來說，集成電路中的冗余部分被熔絲連接，當(dāng)電路中被檢測出缺陷，則熔絲就可以代替有缺陷的那部分電路進行工作5，實現(xiàn)冗余作用。E-fuse技術(shù)的原理就是在設(shè)計之初為每一個芯片增加大量的微型電熔絲，他們可以和特定的隨機軟件結(jié)合，并且可以使芯片分配自身內(nèi)部電路以應(yīng)對不同的計算任務(wù)，或者是增加芯片的運算頻率。在芯片中增加這些熔絲無需增加成本，就可以控制各個電路的速

12、度，從而可以管理電路的性能和功耗6。E-fuse還可以在不影響其他部分正常運行的情況下徹底切斷芯片某些緩存或者功能模塊，這個特點使瑕疵芯片的利用率得到了提高，或者是關(guān)閉芯片的某些功能模塊實現(xiàn)功耗降低的作用。所以E-fuse的這一系列的功能都有助于芯片修復(fù)，換句話說即E-fuse可以圍繞芯片的某些缺陷做善后工作。1.3 國內(nèi)外發(fā)展狀況 E-fuse技術(shù)最早是由IBM公司提出的，此技術(shù)的提出實現(xiàn)了失效的芯片或是有缺陷的芯片自我修復(fù)和再利用7。自從此概念在2000年左右提出之后，越來越多的研究機構(gòu)和企業(yè)公司投入到了E-fuse技術(shù)的研究工作中。作出主要貢獻的有IBM，ATI，TOSHIBA，SONY

13、，Semico Research和德州儀器等。在國內(nèi)對E-fuse技術(shù)發(fā)展的公司主要有中芯國際、華宏、宏力、NEC以及華潤上華等。工藝尺寸在0.13um、90nm、65nm相對成熟。在E-fuse技術(shù)發(fā)展中使用硅化物多晶硅已有一個很長的歷史8，發(fā)展可以分為以下幾個階段：在設(shè)計初期使用金屬熔絲實現(xiàn)，但金屬產(chǎn)生了更大的附帶損壞，于是衍生出了多晶硅化物熔絲。第一代多晶硅化物是采用摻鎢硅化物（WSix）實現(xiàn)，尤其是使用在DRAM修復(fù)電路中9。第二代多晶硅硅化物采用鈷硅化物（CoSi2）實現(xiàn)，工藝尺寸為0.18um，編程電流要求12mA，編程電壓要求5V。工藝尺寸為0.13um時，編程電流10mA，編程

14、電壓為3.5V10。當(dāng)工藝尺寸進一步縮小至90nm，可以在BIST（built in self test，自建內(nèi)測試）電路中使用，IBM公司的90nm E-fuse技術(shù)已經(jīng)用在了游戲控制芯片11和POWER5微處理器12等芯片中。工藝尺寸進入65nm時，工藝上使用了鎳硅化物（NixSiy）做E-fuse的熔絲，鎳硅化物需要編程電壓相對較低，要求編程電壓僅為1.5V，編程電流為7mA，OTPROM（One Time Programmable Read Only Memory）電路在采用鎳硅化物E-fuse電路后也提高了電路的集成度13。目前E-fuse技術(shù)在不斷地被研究，目標是達到面積占用比例更

15、小，編程電流要求更小，編譯電壓更小的目標，并能夠應(yīng)用到更廣的芯片中。1.4 課題的主要工作和章節(jié)安排本課題主要是基于HUALI 55nm CMOS工藝技術(shù)的基礎(chǔ)上，設(shè)計一款512*8位的并入并出的E-fuse電路。本論文是在閱讀了國內(nèi)外的大量的文獻后進行的，分析了E-fuse的傳統(tǒng)單元電路的結(jié)構(gòu)，同時給出了國內(nèi)文獻上少見的新型E-fuse單元電路的結(jié)構(gòu)，以及在此兩種單元基礎(chǔ)上搭建的E-fuse電路的陣列，通過兩者的性能比較，采用了E-fuse傳統(tǒng)的單元電路結(jié)構(gòu)，整個設(shè)計亦包括周邊電路如控制電路、譯碼器電路、放大器電路等。經(jīng)過分析和比較后確定各周邊電路模塊的具體結(jié)構(gòu)，并對每個模塊進行模擬仿真驗證

16、，確定出最終最佳的設(shè)計電路。本文設(shè)計的電路為八位輸出，是通過一對放大器模塊在控制信號控制其工作與否情況下，分時輸出的子16位數(shù)據(jù)信號，所以在譯碼器端設(shè)計256個信號即可；放大器采用的交叉耦合的電路結(jié)構(gòu)，并設(shè)計4個不同的參考電阻，根據(jù)trim過程選擇合適的電阻，很好的預(yù)防了實際情況下電阻受工藝的影響而產(chǎn)生的偏差。此電路設(shè)計是基于55nm工藝，和以往的工藝技術(shù)相比之下有著一定的先進性，工藝尺寸的減小，在一定程度上減小了芯片的面積，提高了芯片的工作速度，降低了芯片的功耗，削弱了芯片的成本。因此，采用的55nm工藝在性價比上有了突破性的提高,也是本文的一個創(chuàng)新點。同時本文也同時提出了新型的E-fuse

17、單元電路，并對其進行了原理介紹和分析討論。本論文分為五章內(nèi)容，每一章內(nèi)容為：第一章緒論，主要介紹了E-fuse的研究意義和背景，目前國內(nèi)外的發(fā)展狀況，并簡單介紹了此研究課題的主要工作，最后對章節(jié)的安排做了詳細的劃分。第二章介紹了E-fuse存儲電路的工作原理及其相關(guān)參數(shù)，對E-fuse電路的工作機制作了詳細的介紹。第三章針對本文的設(shè)計電路展開介紹，包括E-fuse周邊電路的介紹，并對其單元電路的進一步研究，設(shè)計了面積更優(yōu)化的單元電路，介紹了此電路的工作原理，并和傳統(tǒng)單元電路進行了性能比較，最后綜合速度、面積和可靠性方面的因素，采用了傳統(tǒng)單元電路。同時本章也對放大器也進行了探討，本文涉及的放大器

18、電路采用的是交叉耦合式放大器。第四章介紹了所設(shè)計電路的仿真結(jié)果和流片數(shù)據(jù)，對電路的性能進行了數(shù)據(jù)闡述。第五章基于本研究方向，對其進行總結(jié)并對以后的發(fā)展和努力方向進行了展望。57基于超深亞微米工藝的E-fuse存儲電路設(shè)計與研究第二章 eFuse結(jié)構(gòu)原理第二章 eFuse結(jié)構(gòu)原理2.1 多晶硅熔絲基本結(jié)構(gòu)早期的研究中，電遷移理論在微電子器件中金屬連線部分產(chǎn)生的效應(yīng)被視為金屬線失效，并且研究表明硅化物連線失效率比金屬線表現(xiàn)的更為突出14。隨著CMOS工藝尺寸的等比例縮小，在硅化物連接中，這種電遷移失效更加明顯15。在研究緩和這種失效的方法時，E-fuse將這種效應(yīng)有了正面的應(yīng)用，即將電遷移理論運用

19、在E-fuse電路中實現(xiàn)電路的存儲功能。圖2.1為典型的E-fuse器件結(jié)構(gòu)頂視圖和截面圖，頂視圖中較小的一端為E-fuse的陽極，另一端為E-fuse的陰極，中間相連部分為fuse熔絲。其中l(wèi)表示fuse的長度尺寸，即工藝為55nm時，l=55nm，Wlink為熔絲的寬度。在圖2.1中的截面圖中為典型的E-fuse工藝示意圖，最上層為氮化物，起到保護作用；第二層為硅化物，主要是硅化物的合金，可以減小熔絲的電阻值；第三層為多晶硅層，其中Wlink和頂視圖中的Wlink相對應(yīng)，電阻值比第二層的硅化物合金大的多；最下面為氧化硅絕緣層；傳統(tǒng)意義上，熔絲部分指的為第二層和第三層。圖2.1 E-fuse

20、期間結(jié)構(gòu)圖 E-fuse最基礎(chǔ)的編程原理是利用電遷移的理論。當(dāng)陽極接編程電壓，陰極接地，即使得兩極存在壓差，兩極電勢亦不同，并且有一個穩(wěn)定的較大的電流流經(jīng)熔絲，由于硅化物合金和多晶硅的電阻率相差很大，所以電流主要集中在多晶硅合金層中，從而在器件中的該層中首先發(fā)生了電遷移，導(dǎo)致大量的原子運動。由于陽極接編程電壓，陰極接地，器件中的電子將會向陽極移動，和靜電力的共同作用下，產(chǎn)生一個向陽極運動的電子風(fēng)暴力16，并推動原子運動。處于多晶硅層上層的硅化物層中的原子被驅(qū)使，形成空洞，造成熔絲表現(xiàn)為一個高電阻的現(xiàn)象，可以看作為斷路，并且是永久性的。所以E-fuse電路就是運用編程前后電阻大小的差異來存儲電路

21、值。本設(shè)計使用的fuse在編程前電阻約為300，熔斷后電阻約為2000。圖2.2為E-fuse在透射電子顯微鏡下呈現(xiàn)的編程后和編程前的對比效果圖17。圖2.2 編程前后E-fuse圖例2.2 多晶硅熔絲的電阻多晶硅熔絲的電阻是熔絲的一個關(guān)鍵的性能，其電阻的好壞直接影響著fuse的正常工作。由于E-fuse電路存儲功能是根據(jù)編程后fuse電阻和參考電阻大小的比較，所以參考電阻大小必須設(shè)置在熔斷前和熔斷后阻值的中間值，這就需要熔斷前后阻值相差很大。本設(shè)計中fuse的 W和L分別為0.08um和0.8um，其電阻的分布如圖2.3所示，最下方的菱形表示熔絲熔斷前的電阻值，中間的圓形表示在電壓2.8V條

22、件下熔斷后的電阻，最上方的正方形表示在編程電壓3.63V條件下熔絲熔斷后的阻值。當(dāng)fuse和NMOS結(jié)合，其電阻的特性圖又為圖2.4所示，電阻有一定的下降，也可以看出編程前后阻值相差很大。圖2.5為fuse在不同的編程電壓下，電阻分布的一個概率圖，對電阻分布的概率進行驗證，對參考電阻的確定和fuse的性能驗證都有很大的意義。圖2.3 fuse阻值圖2.4 fuse+NMOS電阻圖2.5 電阻分布圖2.3 E-fuse單元電路通常，存儲器電路都會嵌入E-fuse電路模塊，使E-fuse電路能及時修復(fù)失效的電路。而在存儲器中除了采用E-fuse電路模塊，也會采用反熔絲的結(jié)構(gòu)。在工藝實現(xiàn)中，兩者都不

23、需要附加的工藝就能完成1819，當(dāng)反熔絲編程時，在多晶硅摻雜的反熔絲兩端加編程電壓，高電流密度在小的范圍內(nèi)引起很大的能量損耗，從而融化了在多晶硅和擴散電極之間的絕緣電介質(zhì)20，在這兩者中間形成了連接硅表面的一個很薄的永久性電阻，使反熔絲由初始的開路狀態(tài)變成低電阻。相反的，E-fuse電路中需要編程的熔絲經(jīng)過較大的編程電流2122，電阻成倍增長，形成開路的狀態(tài)，在未編程的熔絲部分，電阻保持較小初始值不變2324。E-fuse電路通常也被作為一個小密度的存儲器使用25。E-fuse存儲單元可以分為單端和雙端E-fuse兩種2627。顧名思義，單端E-fuse共享讀寫端口，雙端E-fuse具有分開的

24、讀寫端口，并且采用具有大溝道寬度的寫NMOS來產(chǎn)生較大的編程電流，大的編程電流利于熔絲的熔斷，采用小溝道寬度的讀NMOS晶體管防止讀操作下產(chǎn)生的大電流，從而防止熔絲在讀操作時誤編程。圖2.6 傳統(tǒng)E-fuse單元電路圖2.6所示為傳統(tǒng)的E-fuse單元電路28。電路由多晶硅熔絲、編程晶體管和讀操作晶體管組成。其中編程晶體管部分可以稱為寫數(shù)據(jù)部分，讀操作晶體管稱作讀數(shù)據(jù)部分。多晶硅熔絲陽極接高的編程電壓VDQ，陰極部分接編程晶體管和讀操作晶體管的漏極，控制信號WWL和RWL分別控制兩個晶體管的通斷，即控制單元電路的編程和讀操作。由fuse到N0方向的電流編程熔絲，由N1到fuse方向的電流用來判

25、斷fuse的阻值，從而斷定此存儲點的存儲值。電路工作前，多晶硅熔絲具有一個初始值，且阻值較小，若設(shè)定E-fuse電路的存儲單元初始值默認為邏輯1。當(dāng)編程信號Fsource接編程高電壓VDQ時，RWL接低，此時晶體管N1截止，讀數(shù)據(jù)模塊不工作，切斷熔絲和讀數(shù)據(jù)電路的連接，此時WWL信號接高電壓，晶體管N0導(dǎo)通，編程通路工作。熔絲經(jīng)過較大的電流后被熔斷，熔斷的熔絲呈現(xiàn)為一個較大的電阻，相當(dāng)于開路，存儲節(jié)點和低電壓直接連接，所以將邏輯0值寫入了此存儲單元。當(dāng)傳統(tǒng)E-fuse單元電路工作為讀操作狀態(tài)時，編程電壓信號Fsource和信號WWL接地，此時電路不通，存儲單元的值不會受這兩個電壓影響，保持編程

26、時的數(shù)值。信號RWL接高電平，晶體管N1導(dǎo)通，單元存儲值通過N1送至位線BL上，通過外部電路放大并讀出。由傳統(tǒng)的E-fuse單元電路引申出了一種新型的差分對E-fuse單元電路，如圖2.7所示2930。差分對E-fuse單元電路的優(yōu)勢是采用的外圍電路較簡單，并且不需要電壓產(chǎn)生器電路。左邊的電路（N1、N2和fuse1組成）用來存儲編程的數(shù)據(jù)，而相反的，右邊的電路（N3、N4和fuse2組成）存儲電路相反的邏輯值。晶體管N1和N3為編程晶體管，N2和N4為讀數(shù)據(jù)晶體管，信號Fsource為編程信號電壓端。在編程操作時加電壓VDQ產(chǎn)生編程電流。E-fuse電路左側(cè)部分通過fuse1熔絲和晶體管N1

27、編程，右側(cè)通過fuse2熔絲和晶體管N3編程，并且在信號PD為高時，編程電路左側(cè)部分，否則編程電路的右側(cè)。當(dāng)電路左側(cè)被編程時，此電路存儲邏輯1，當(dāng)電路右側(cè)被編程時，數(shù)據(jù)存儲為0。當(dāng)需要將電路存儲邏輯1時，信號PD接高電平，信號PDb接低電平，信號RWL接低電平，所以晶體管N1導(dǎo)通，N2、N3和N4都截止，此單元電路中存在了一條由晶體管N1和fuse1組成的通路。由信號Fsource接編程電壓，知在fuse1中存在一個通路電流，此時較大的編程電流將fuse1的熔絲熔斷，即fuse1被編程，fuse1被熔斷后電阻顯示為一個較大的值，相當(dāng)于開路。相反的，由于N3截止，所以不存在電路通路，fuse2未

28、被編程。在數(shù)據(jù)讀操作前，位線BL和BLB通過外部的上拉負載電路預(yù)先充到高電平VDD，讀操作開始時，信號RWL接高電平，此時晶體管N2和N4導(dǎo)通，此時我們關(guān)心兩條通路，一條為N2和fuse1組成的，一條通路為N4和fuse2組成的，并且存儲節(jié)點直接與位線BL和BLB連接，由于fuse1被編程，相當(dāng)于開路，所以左側(cè)節(jié)點存儲高電平，fuse2未被編程，存儲節(jié)點存儲的為分壓后的數(shù)值，勢必小于左側(cè)存儲節(jié)點電壓，此時兩個位線存在一個電壓差VBL（ =VBL-VBLB）。電壓差VBL再通過外部大器和輸出電路將數(shù)據(jù)讀出，此時讀出數(shù)據(jù)為高電壓。相反的，由上述工作機制，可以得出當(dāng)電路存儲邏輯數(shù)據(jù)0時的情況。圖2.

29、7 差分對E-fuse單元電路2.4 E-fuse電路性能參數(shù)E-fuse單元電路是整個電路的設(shè)計中的重點，如上圖2.6所示的傳統(tǒng)電路為例，面積，功耗，速度，編程電流和可靠性等都是設(shè)計中的指標。面積主要由電路中每個MOS管尺寸決定，為了得到面積小的電路，盡量使用較小尺寸的管子和先進的工藝。功耗主要由電源電壓和電流決定，本設(shè)計電源電壓采用VDD=1.0V，1.2V，1.4V三種情況，編程電壓VDQ=2.8V，3.3V，3.6V三種情況。仿真后的功耗和編程電流也進行了相應(yīng)的仿真和比較，即電源電壓越高功耗越高，而電流亦受編程NMOS管尺寸的影響，尺寸越小電流越小，功耗越低，但較小的電流又會導(dǎo)致速度的

30、降低，所以功耗和速度相互制約。編程電流主要是要保證fuse熔絲正確熔斷，電流相對越高，熔絲就越容易熔斷。電路為得到高的編程電流的同時，面積勢必需要增加。評價電路性能好壞的一個重要方面是可靠性，此單元電路的可靠性主要在于fuse熔絲的選擇，fuse的長度和寬度決定熔絲的初始電阻值，若選擇的熔絲電阻太大，當(dāng)電流不足時，熔絲則不易熔斷，若選擇熔絲電阻值太小，在和外部編程管連接時，由于熔絲部分分壓太小，熔絲也不容易被熔斷。所以選擇一個合適的熔絲尺寸顯得尤為重要。2.5 小結(jié) 本章主要介紹了多晶硅熔絲的基本結(jié)構(gòu)，其剖面圖和工藝上的形成，接著對多晶硅電阻進行研究。從第二小節(jié)中得出，多晶硅熔絲阻值在熔斷前表

31、現(xiàn)為較小的數(shù)值，而當(dāng)有較大的電流流過后，熔絲被熔斷，阻值驟然上升，在電路中可以看作一個開路的狀態(tài)。最后本章列出了E-fuse單元電路結(jié)構(gòu)，分別為傳統(tǒng)的單元電路和差分對單元電路。傳統(tǒng)的電路具有面積小的優(yōu)勢，而差分對的E-fuse電路需要的外圍電路比較簡單，不需要任何的參考電壓發(fā)生器，并且可以減小一半編程后的熔絲的敏感電阻30?；诔顏單⒚坠に嚨腅-fuse存儲電路設(shè)計與研究第三章 基于55nm工藝的4K E-fuse電路設(shè)計第三章 基于55nm工藝的4K E-Fuse電路設(shè)計 本電路用在HUALI 55nm CMOS工藝下設(shè)計的，搭建了一個4KE-fuse陣列，并對每個周邊電路模塊進行了分析和

32、設(shè)計。3.1 整體架構(gòu)模塊3.1.1外部端口介紹圖3.1為E-fuse電路的整體模塊結(jié)構(gòu)圖，分為譯碼電路、控制電路和存儲陣列電路，其中核心部分為E-fuse的存儲陣列部分。圖3.1中給出了輸入輸出信號端，其中：圖3.1 E-fuse電路結(jié)構(gòu)模塊圖readopt<3:0>信號：在trim過程后，通過此信號選擇所需要的參考電阻。add<11:0>信號：地址輸入信號，經(jīng)過一系列的電路產(chǎn)生256位行地址信號和16位列地址信號。csb信號：芯片使能信號，當(dāng)信號為低電平時，芯片工作。tdop信號：控制負載MOS管的開啟，得到經(jīng)過一定延遲后的信號，控制電路的工作時序。pgenb信號：

33、和load，strobe，csb信號共同產(chǎn)生寫控制信號write_wl。strobe信號：和load，pgenb，csb信號共同產(chǎn)生寫控制信號write_wl。enout信號：接高電平，和load，csb信號通過一系列電路產(chǎn)生sae信號，控制放大器電路模塊的工作。load信號：控制放大器模塊電路的工作，當(dāng)信號為高電平時，將數(shù)據(jù)存儲。fsource信號：編程信號電壓輸入端，當(dāng)電路處在編程電路時，fsource信號接高電壓VDQ，為fuse提供足夠高的電流并熔斷熔絲。dout<7:0>信號：輸出信號端。除了以上介紹的輸入輸出信號外，電路還有電源電壓信號端，和一般的電路不同，此電路的電源

34、電壓為三個：VDQ，VDD，GND。比我們所熟悉的電路多一個VDQ電壓端。其中VDQ電壓是在編程情況下多晶硅熔絲、產(chǎn)生控制編程和讀取操作信號所接的電源電壓，較VDD電源電壓高，VDD為電源電壓，GND為地。所設(shè)計的電路中典型的VDQ值為3V，VDD值為1.2V，GND為0V。為了防止錯誤的編程信號，電壓VDD和電壓VDQ存在一定的前后時序控制，即當(dāng)電源VDD穩(wěn)定后，VDQ才能開啟，在電源電壓VDD降低前，VDQ應(yīng)該已經(jīng)降為電壓0V，如圖3.2表示：圖3.2 電壓VDD和電壓VDQ時序控制示意圖3.1.2 放大器結(jié)構(gòu)模塊在E-fuse存儲陣列中含有三個大模塊，分別是電路編程控制信號、電路讀取控制

35、信號產(chǎn)生模塊，存儲模塊，放大器模塊。圖3.3為放大器模塊結(jié)構(gòu)示意圖：由圖可知，電路通過信號ys和其相反信號ysb控制兩部分放大器電路工作，從而使輸入的十六位數(shù)據(jù)輸出為八位數(shù)據(jù)，實現(xiàn)512*8的存儲方式。利用此方式可以很好的利用芯片的面積，使電路更加優(yōu)化。其中信號bl為fuse編程后存入的值，rbl為參考電阻端存儲的值，rbl為內(nèi)部信號，其產(chǎn)生電路內(nèi)置在sa放大器模塊內(nèi)部。圖3.3 放大器結(jié)構(gòu)示意圖3.1.3 存儲空間分配和控制信號時序在此電路中，由十二位地址信號add<11:0>來產(chǎn)生對應(yīng)的256*16的編程空間，或者是512*8的讀取數(shù)據(jù)空間，在編程操作時，我們將十二位的地址線分

36、成八位和四位兩部分，經(jīng)過編譯后為256個和16個信號線，即212=28*24。在讀數(shù)據(jù)操作時，我們將十二個地址位分成八位和四位，與編程操作不同的是，在其四位信號線編譯后又分為二選一信號線和八條輸出數(shù)據(jù)，即212=28*2*23，其圖形的表示方式如圖3.4和圖3.5所示：圖3.4 編程模式下地址分布示意圖當(dāng)需要對每一個存儲空間進行選擇時，由控制信號實現(xiàn)其操作，控制信號分別為wl_wb和wl_r，分別控制讀操作和編程操作，當(dāng)每個時間單位來臨時，E-fuse就從被編程的數(shù)據(jù)端輸出控制信號wl_wb<255:0>和wl_r <255:0>。圖3.5 讀操作模式下地址分布示意圖3

37、.1.4 電路工作環(huán)境該電路設(shè)計是在不同的corner下工作，并在Cadence環(huán)境下對電路進行模擬仿真，其工作環(huán)境如下：特征條件：VDQ=3.3V，TEMP=25，Corner=TT電壓條件：VDQ=2.8V，VDQ=3.3V，VDQ=3.6V溫度條件：TEMP=-40，TEMP=25，TEMP=125工藝條件：Corner=TT，Corner=FF，Corner=FS，Corner=SF，Corner=SS在上述不同的工藝環(huán)境下對電路進行Cadence仿真，并滿足最差情況下的要求。3.2 E-fuse單元設(shè)計E-fuse單元電路在整個設(shè)計的電路中最為關(guān)鍵，也是整個電路的核心，所以E-fus

38、e設(shè)計技術(shù)也是整個電路的關(guān)鍵技術(shù)，它的好壞與否直接影響著整個電路的性能。此電路總共有4096個E-fuse單元組成，每一個單元電路存儲一位數(shù)據(jù)，總共存儲容量為4K。由于電路中存儲單元數(shù)量較多，所以必須在維持電路的可靠性的情況下，盡可能的節(jié)省電路的面積，所以整體的電路設(shè)計采用了較先進的55nm的工藝尺寸。3.2.1 傳統(tǒng)E-fuse單元電路E-fuse傳統(tǒng)單元電路圖如3.6所示，電路中N0是薄氧NMOS晶體管，N1是厚氧NMOS晶體管，編程通路是由Fsource端經(jīng)過fuse熔絲和開啟的N0晶體管實現(xiàn)的，讀數(shù)據(jù)通路是由Fsource端經(jīng)過fuse和N1晶體管，將存儲的數(shù)據(jù)通過N1送至位線BL上。

39、電路圖采用N1晶體管為厚氧，主要是考慮到當(dāng)編程狀態(tài)下，Q點會產(chǎn)生一個高電壓，若N1采用薄氧晶體管，N1會產(chǎn)生漏電流，從而產(chǎn)生不必要的錯誤。而在N0處采用薄氧，主要是考慮面積優(yōu)化，在N0處采用薄氧，經(jīng)過仿真N0能夠承柵極的高電壓，未發(fā)生擊穿現(xiàn)象，在可靠性的基礎(chǔ)下進一步考慮面積的因素，所以N0晶體管采用薄氧實現(xiàn)。RWL信號控制電路讀操作，BS信號和WL信號共同控制電路編程操作，F(xiàn)source信號端為電路編程時提供VDQ電壓，fuse為多晶硅熔絲，初始電阻值較小，約為300歐姆，當(dāng)fuse被通過的足夠大的電流熔斷后，阻止變很大，約為2000歐姆左右，相當(dāng)于開路。圖3.6 E-fuse cell電路在

40、本設(shè)計中，我們預(yù)先將電路中Q點存儲的初始值置為1，當(dāng)電路進行編程操作時，信號Fsource端施加編程電壓VDQ，信號BS端和信號WL端均為0V，經(jīng)過或非邏輯輸出高電壓邏輯值1，使N0晶體管導(dǎo)通，信號RWL端為低電平，N1晶體管截止，此時fuse和N0晶體管形成一個編程回路，由于fuse的一端Fsource接高電壓VDQ，導(dǎo)致fuse兩端產(chǎn)生一個大的電壓差，這個電壓差產(chǎn)生一個足夠大的電流，電流流過fuse并將fuse熔絲熔斷，熔斷后的fuse表現(xiàn)為一個大的電阻，相當(dāng)于斷路，此時Q點和Fsource不連通，Q點通過N0晶體管接地，所以Q點由初始值邏輯1變?yōu)檫壿?，實現(xiàn)電路的編0過程。當(dāng)電路需要編程

41、1時，只需不操作，保持電路的初始值即可。圖3.7 E-fuse存儲陣列電路圖當(dāng)電路進行讀操作時，F(xiàn)source端、或非邏輯輸出端都為邏輯0值，從而N0晶體管截止，RWL信號端為高電壓，使N1厚氧MOS管導(dǎo)通，從而BL和Q點連通，由BL線將單元電路中存儲節(jié)點Q處的值讀出。進一步通過放大電路，輸出電路進行數(shù)據(jù)輸出操作。本文設(shè)計目標是存儲空間為4K的電路，所以E-fuse單元需通過一定的排列方式，即復(fù)制E-fuse基本存儲單元來實現(xiàn)，排列方式取決于版圖和存取時間因素，在版圖上需要得到一個高密度存儲的設(shè)計，電路采取256*16的陣列，如圖3.7所示，在編程情況下，每次選擇一個存儲單元進行編程。3.2.

42、2 新型E-fuse單元電路電路設(shè)計中一個重要的因素則是電路的面積，而在E-fuse電路中，其核心的電路則是E-fuse存儲陣列，也是占用面積較大的一個模塊，所以在工藝一定的情況下，欲達到面積更優(yōu)化的地步，我們進一步對E-fuse的單元電路進行研究優(yōu)化，提出了一種國內(nèi)比較少見的E-fuse單元電路，其基本的電路結(jié)構(gòu)如圖3.8所示： 圖3.8 改進的E-fuse單元電路此電路是讀寫復(fù)用信號線的結(jié)構(gòu)，圖中fuse為多晶硅熔絲，F(xiàn)source為編程電壓信號端，字線WL不僅控制編程操作，亦是控制讀操作的信號線，N0晶體管為讀寫復(fù)用的晶體管。在每一列附加一個厚氧MOS管，當(dāng)電路中需要編程操作時，厚氧MO

43、S開啟，上圖和圖3.6相比較下，若陣列含有N行，則每一列減少N-1個厚氧MOS晶體管，從而在M列的存儲陣列就減小了（N-1）*M個厚氧MOS管的面積，此電路構(gòu)成的陣列結(jié)構(gòu)圖可由圖3.9表示：電路在編程模式下，相應(yīng)的WL信號線和BS信號線為高電平，以第一列第一行為例，當(dāng)需要編程此存儲空間時，WL0和BS0置為高電平，N0和N1皆導(dǎo)通，F(xiàn)source接VDQ電壓，fuse兩端存在的電壓差，使fuse流過足夠大的電流將fuse熔斷，從而使Q點通過N1晶體管接地，Q點電壓編程為0，此電路為按位編程，即每次只能編程一位。當(dāng)電路讀數(shù)據(jù)時，WL信號接高電平，N0導(dǎo)通，BS信號接低電平，N1截止，Q端的值通過

44、放大器讀出即可。圖3.9 改進E-fuse電路陣列根據(jù)此單元電路的特點，放大器電路采用交叉耦合式放大器，但其比較器部分采用電流鏡結(jié)構(gòu)，原因是電流鏡結(jié)構(gòu)數(shù)據(jù)容易翻轉(zhuǎn)，靈敏度較高。電流鏡結(jié)構(gòu)的另一個關(guān)鍵特性是它可以精確地復(fù)制電流而不受工藝和溫度的影響31。兩條回路電流比值由N3和N4晶體管尺寸的比例決定，該值可以控制在合理的精度范圍內(nèi)，此電路設(shè)計N3和N4尺寸完全相同，使兩條回路的電流比值為1。圖3.10 E-fuse放大器和比較器結(jié)構(gòu)E-fuse電路放大器和比較器電路結(jié)構(gòu)如圖3.10所示，上半部分電路為電流鏡結(jié)構(gòu)，下半部分為交叉耦合放大器結(jié)構(gòu)。電路中WL信號控制電流鏡工作，N5和N6的尺寸設(shè)計相

45、同，BL和RBL端的電流相同，電路中N3和N4的尺寸設(shè)計也是一樣，則兩邊唯一不同的是FUSE和REF的電阻值，F(xiàn)USE和REF的一端在讀數(shù)據(jù)時接的是電源電壓VDD，和傳統(tǒng)接法正好相反，此時通過電流和電阻的不同可以得出BL端和RBL端的電壓差。當(dāng)電路讀操作時，且存儲值為邏輯1時，F(xiàn)USE為熔斷，阻值保持300，REF阻值約為1000，由于兩條路徑電流相同，所以得出BL端電壓大于RBL端電壓，通過傳輸門送至L節(jié)點和R節(jié)點，經(jīng)過放大器放大后，需要將BL端的邏輯值送至輸出電路，而不需要將參考端的電壓傳至輸出電路輸出，將FUSE電源端接VDD可使電路更直接。3.2.3 兩種單元電路性能比較改進后的方案，

46、面積的優(yōu)化在直觀上很容易看出，但E-fuse電路還有其他性能指標，比如編程電流指標，時序的正確性等。為了比較兩個單元電路性能的優(yōu)劣，對兩個電路做了以下幾個方面的比較，并且為了證明提出的國內(nèi)文獻少見的結(jié)構(gòu)的可行性，也對其做了部分更加深入的仿真：1、編程電流圖3.11 傳統(tǒng)E-fuse單元電路編程電流的蒙特卡洛仿真E-fuse電路設(shè)計主要目的是要產(chǎn)生足夠的電流將熔絲燒斷，進而實現(xiàn)編程，所以E-fuse的編程電流在整個設(shè)計里面占主要地位，此電路中fuse需要較大的電流才能熔斷，且CMOS工藝受環(huán)境的影響波動也很大，所以在仿真編程電流時，采用了可以分析工藝上波動對電路影響的蒙特卡洛仿真。圖3.12 新

47、型E-fuse單元電路編程電流的蒙特卡洛仿真蒙特卡洛已經(jīng)廣泛的運用在電路可靠性仿真中，如文獻32中使用蒙特卡洛方法分析了SRAM單元晶體管閾值電壓的隨機變化對寫Write Margin產(chǎn)生的影響。圖3.11和圖3.12為TT Corner下對傳統(tǒng)和新型單元電路的編程電流做的10000次蒙特卡洛仿真，分布都可以看作為一個高斯分布，傳統(tǒng)的單元電路典型的編程電流為18.3mA左右，新型電路的結(jié)構(gòu)典型的編程電流值為9.4mA左右，最小的編程電流為8.194mA，仿真最差的SS Corner情況下的編程電流為6.153mA。從兩張圖中可以看出傳統(tǒng)的E-fuse電路的分布范圍比較集中，且電流遠遠大于新型電

48、路的電流，在可靠性方面具有一定的優(yōu)勢。造成這一差異的原因主要是因為兩者在電路結(jié)構(gòu)上的不同，由于新型的E-fuse電路比傳統(tǒng)電路減少一個厚氧NMOS，且編程狀態(tài)下等效工作為電路通過共用的薄氧NMOS和每一列增加一個厚氧MOS管進行編程，傳統(tǒng)的電路直接通過薄氧的NMOS編程，由于新型結(jié)構(gòu)中多出的厚氧勢必會分部分電壓，所以造成電流相對較小，即出現(xiàn)圖3.11和3.12所呈現(xiàn)的差異。公式（3-1）和公式（3-2）列給出了NMOS管電流計算公式：線性區(qū)： （3-1）飽和區(qū)： （3-2）2、速度的比較 速度是E-fuse整個電路的關(guān)鍵因素，比較兩者的速度的快慢，對電路性能的提高具有深遠的意義。在此給出了SA

49、E信號至輸出端Q的延遲時間比較，如表3.1所示，表中分別列出了新型和傳統(tǒng)的E-fuse單元電路的延遲時間，可以看出傳統(tǒng)型的電路延遲小于新型E-fuse電路的延遲時間，即具有較快的速度。由上小節(jié)電流的比較可知，具有較大編程電流的電路，工作速度較快，也可以從理論上得出電流較大的電路速度較快，所以此時傳統(tǒng)電路表現(xiàn)出更好的性能。 表3.1是在54種不同的條件下的仿真，即TEMP=-40，25，125；VDD=1.0V，1.2V，1.4V；VDQ=3.3V，3.6V；Corner=FF，TT，SS的條件下的仿真結(jié)果。表3.1 兩種單元電路延遲時間比較表CornerFFTTSSVDQVDDTemp傳統(tǒng)新型

50、傳統(tǒng)新型傳統(tǒng)新型3.3V1.0V-400.11nS0.22 nS0.16 nS0.29 nS0.22 nS0.41 nS250.13 nS0.23 nS0.17 nS0.30 nS0.22 nS0.41 nS1250.13 nS0.25 nS0.18 nS0.33 nS0.21 nS0.43 nS1.2V-400.09 nS0.14 nS0.11 nS0.19 nS0.14 nS0.22 nS250.09 nS0.16 nS0.12 nS0.20 nS0.14 nS0.25 nS1250.11 nS0.18 nS0.13 nS0.22 nS0.12 nS0.28 nS1.4V-400.08 n

51、S0.12 nS0.09 nS0.14 nS0.09 nS0.18 nS250.09 nS0.14 nS0.10 nS0.16 nS0.11 nS0.19 nS1250.09 nS0.16 nS0.11 nS0.19 nS0.13 nS0.22 nS3.6V1.0V-400.12 nS0.20 nS0.15 nS0.24 nS0.22 nS0.39 nS250.12 nS0.21 nS0.16 nS0.29 nS0.20 nS0.43 nS1250.13 nS0.25 nS0.15 nS0.28 nS0.18 nS0.47 nS1.2V-400.09 nS0.14 nS0.10 nS0.19

52、nS0.14 nS0.24 nS250.10 nS0.16 nS0.12 nS0.20 nS0.15 nS0.25 nS1250.11 nS0.18 nS0.12 nS0.21 nS0.13 nS0.28 nS1.4V-400.08 nS0.12 nS0.10 nS0.15 nS0.11 nS0.18 nS250.09 nS0.13 nS0.10 nS0.15 nS0.11 nS0.19 nS1250.09 nS0.16 nS0.11 nS0.18 nS0.13 nS0.21 nS在此我們也做了在TT Corner條件下對新型的E-fuse單元延遲時間的蒙特卡洛仿真，得到了圖3.13，可以看出

53、最大的翻轉(zhuǎn)時間為0.2649nS，特征值在0.215nS，在電路工作的速度可以接受的范圍。圖3.13 新型E-fuse電路的延遲時間3、讀操作電流 E-fuse電路利用編程電流來存儲值，當(dāng)然在讀數(shù)據(jù)時，應(yīng)該避免讀電流過大而產(chǎn)生編程誤操作，對新型單元電路進行讀電流分析，在不同的Corner、電源電壓下仿真下得到圖3.14，電壓范圍變化為1.0V-1.4V，得到最大的讀電流為0.3237mA，遠遠小于編程電流6mA，所以可以放心實現(xiàn)正確的讀操作。圖3.14 讀操作電流在不同Corner下隨電壓的影響4、時序驗證圖3.15 E-fuse電路時序仿真 設(shè)計整體為512*8陣列的電路，并對整個電路進行仿

54、真，驗證其時序的正確性，得出兩個電路都能正常的工作，圖3.15和圖3.16是利用Hsim軟件對電路仿真得到的時序圖（此處以新型電路為例），在SAE信號上升沿來臨時，放大器電路工作將數(shù)據(jù)讀出，仿真結(jié)果顯示所有地址沒有數(shù)據(jù)輸出的錯誤，在理論上兩個電路都可行。圖3.16 所有地址的讀操作仿真圖形5、面積 在版圖設(shè)計方面，由于新型的電路和傳統(tǒng)的單元電路少了一個厚氧MOS管，所以體現(xiàn)出了面積的優(yōu)勢，傳統(tǒng)的E-fuse單元電路版圖長寬分別為22.862um和2.02um，新型電路的長寬尺寸為16.252um和2.02um，面積縮小為傳統(tǒng)電路的71.09%，圖3.17列出了傳統(tǒng)單元電路的版圖：圖3.17 傳

55、統(tǒng)E-fuse單元電路的版圖3.2.4 小結(jié)綜上所述，根據(jù)電路的面積、速度和可靠性方面的綜合考慮，為了保證電路更好的可靠性和更優(yōu)的速度，本文所設(shè)計的電路采用了傳統(tǒng)的E-fuse電路單元。當(dāng)然在工藝發(fā)展迅速的當(dāng)下，面積也越來越引起人們的關(guān)注，此新型E-fuse電路結(jié)構(gòu)也提供了一個很好的發(fā)展方向和前景。3.3 E-fuse放大器設(shè)計 放大器又被稱為帶時鐘控制的比較器，主要作用是將小信號的電壓或電流，放大為能被輸出級識別的邏輯電平33，本設(shè)計主要是要將小的電壓值放大可被輸出級所識別。3.3.1 傳統(tǒng)E-fuse放大器傳統(tǒng)的E-fuse電路放大器電路如圖3.18所示，電路中fuse表示多晶硅熔絲，A點

56、為數(shù)據(jù)預(yù)防大時的節(jié)點，電路工作時，由out端輸出數(shù)據(jù)。當(dāng)B點的電壓為邏輯0時，此時相連的PMOS晶體管導(dǎo)通，導(dǎo)致fuse和此PMOS管分壓。在工藝上，由于PMOS管在工藝上受光刻、離子注入等影響，使PMOS管的閾值電壓會有一定的浮動，即CMOS電路中的PMOS晶體管在負柵壓的作用下出現(xiàn)的一種退化現(xiàn)象，成為NBTI效應(yīng)34，從而影響放大器的翻轉(zhuǎn)電壓。所以在使用此電路時，應(yīng)避免這種效應(yīng)，采取的措施為電路放大后及時清理A點為邏輯1的狀態(tài)35圖3.18 傳統(tǒng)E-fuse放大器3.3.2 本設(shè)計采用的放大器圖3.19 E-fuse放大器本設(shè)計采用的是交差耦合的放大器結(jié)構(gòu)，這種結(jié)構(gòu)可以大大的提高E-fuse電路的性能36，在信號放大方面，由于E-fuse電路的讀取后輸出的擺幅小，可以使用交差耦合的放大器電路實現(xiàn)電壓全擺幅，保證了E-fuse電路的正確時序。速度方面，交叉耦合式的結(jié)構(gòu)，速度更快，延時小，從而功耗也減小。對于傳統(tǒng)的放大器來說存在NBTI效應(yīng)的影響，在交差耦合的電路中，只要滿足一定的電壓差的條件，在這里為30mV，則不會出現(xiàn)翻轉(zhuǎn)電壓漂移導(dǎo)致的錯誤讀出。圖3.19所示為本設(shè)計采用的電路，F(xiàn)USE表示為編程過后熔絲的電阻值，即若編程后BL端為邏輯1，F(xiàn)USE的電阻值為300，若編程后BL端為邏輯0值，F(xiàn)USE的電阻為