主從RS觸發(fā)器資料

1、課程設(shè)計任務(wù)書學(xué)生姓名：王志強(qiáng)專業(yè)班級： 電子1101班指導(dǎo)教師：劉金根工作單位：信息工程學(xué)院題 目:主從RS觸發(fā)器電路設(shè)計初始條件：計算機(jī)、ORCAD軟件、L-EDIT軟件要求完成的主要任務(wù)：（包括課程設(shè)計工作量及其技術(shù)要求，以及說明書撰寫等 具體要求）1、課程設(shè)計工作量：2周2、技術(shù)要求：（1）學(xué)習(xí)ORCAD軟件、L-EDIT軟件。（2）設(shè)計一個CMOS四輸入與非門電路。（3）利用ORCAD軟件、L-EDIT軟件對該電路進(jìn)行系統(tǒng)設(shè)計、 電路設(shè)計和版圖設(shè)計, 并進(jìn)行相應(yīng)的設(shè)計、模擬和仿真工作。3、查閱至少5篇參考文獻(xiàn)。按武漢理工大學(xué)課程設(shè)計工作規(guī)范要求撰寫設(shè)計報 告書。全文用A4紙打印，圖紙

2、應(yīng)符合繪圖規(guī)范。時間安排：布置課程設(shè)計任務(wù)、選題；講解課程設(shè)計具體實(shí)施計劃與課程設(shè)計報告格 式的要求；課程設(shè)計答疑事項。學(xué)習(xí)ORCAD軟件、L-EDIT軟件，查閱相關(guān)資料，復(fù)習(xí)所設(shè)計內(nèi)容的基本理論知識。對主從RS觸發(fā)器電路進(jìn)行設(shè)計仿真工作，完成課設(shè)報告的撰寫。提交課程設(shè)計報告，進(jìn)行答辯。指導(dǎo)教師簽名:系主任（或責(zé)任教師）簽名:目錄摘要11緒論2.2設(shè)計內(nèi)容及要求3.2.1設(shè)計的目的及主要任務(wù) 3.2.2設(shè)計思想3.3軟件介紹4.3.1 OrCAD 簡介4.3.2 L-Edit 簡介5.4主從RS觸發(fā)器電路介紹 6.4.1主從RS觸發(fā)器的組成 6.4.2主從RS觸發(fā)器電路真值表 7.5 Cade

3、 nee中主從RS觸發(fā)器電路的設(shè)計 8.5.1主從RS電路原理圖的繪制 8.5.2主從RS觸發(fā)器電路的仿真 9.6 L-EDIT中主從RS觸發(fā)器電路版圖的設(shè)計 1.16.1版圖設(shè)計的基本知識116.2與非門的繪制126.3主從RS觸發(fā)器版圖設(shè)計 147課程設(shè)計總結(jié)1.5參考文獻(xiàn)1.6摘要主從RS觸發(fā)器由兩個同樣的同步 RS觸發(fā)器組成，本文詳細(xì)介紹了主從RS觸發(fā)器電 路設(shè)計仿真及版圖布局設(shè)計驗(yàn)證。通過正向設(shè)計的思想從邏輯設(shè)計、電路設(shè)計、版圖設(shè)計 和工藝設(shè)計封面出發(fā)，實(shí)現(xiàn)了電路指標(biāo)明確化、功能電路化、邏輯明確化的工業(yè)版圖制作 標(biāo)準(zhǔn)，同時本設(shè)計還通過 TSPICE仿真驗(yàn)證了設(shè)計的正確性。關(guān)鍵詞：主從

4、RS觸發(fā)器、TSPICE1緒論集成電路工藝加工能力基本是按照摩爾定律的規(guī)則不斷提高的，目前90nm加工工藝已經(jīng)成為量產(chǎn)的主流工藝。集成電路加工能力每年的平均增長率可以達(dá)到58%,但設(shè)計方面生產(chǎn)力的提高與制造能力之間一直存在差距，根據(jù)統(tǒng)計數(shù)據(jù)，集成電路設(shè)計效率每年 的增長率約為21%，與加工能力的增長率之間存在著較大的差距。為了能有效利用制造能 力，需要從各個層面來提高設(shè)計效率。從歷史上看，集成電路設(shè)計技術(shù)大約每10年都會有一次方法學(xué)上的突破。二十世紀(jì)70年代開始出現(xiàn)了版圖輸入（LE）技術(shù)，發(fā)展到二十世紀(jì)80年代出現(xiàn)了布局布線（P&R） 技術(shù)，再發(fā)展到二十世紀(jì)90年代的綜合（Synthe

5、sis）技術(shù) 直到目前的SoC設(shè)計技術(shù)，每 次技術(shù)突破都帶來了設(shè)計效率上的飛躍，這種影響如圖2所示。同時，集成電路工藝水平已越來越受到半導(dǎo)體器件的物理限制，從而帶來了許多新的器件結(jié)構(gòu)、新工藝和新材料的極限，加工線寬不斷縮減也產(chǎn)生了很多寄生效應(yīng)問題。這種變化對設(shè)計技術(shù)的影響是 多方面的，它不僅使得集成電路的特征尺寸減少，同時也使工作時鐘頻率升高，設(shè)計復(fù)雜度變高，電源電壓降低，功耗變大，而且很多過去可以不關(guān)心的寄生效應(yīng)和參數(shù)等已經(jīng) 成為現(xiàn)代設(shè)計中必須處理的因素。為了保證設(shè)計技術(shù)能夠跟上制造工藝發(fā)展的需要，必須 從多個方面入手來研究新工藝條件下的設(shè)計技術(shù)問題。未來的集成電路設(shè)計過程中要考慮的因素越來

6、越多，而且這些因素之間相互影響，很多情況下所使用的設(shè)計步驟和工具、設(shè)計流程等是緊密相關(guān)的。在過去的設(shè)計過程中， 綜合、時序分析和部分布局的工作是結(jié)合在一起的，以便解決布局對綜合和連線延遲的 影響。目前采用的設(shè)計流程中通過對模塊進(jìn)行分析和優(yōu)化來保證芯片可以滿足多種指標(biāo)要 求，包括性能、功耗、噪聲、面積以及可測性和可制造性等；在將來的設(shè)計流程中，對設(shè)計要實(shí)現(xiàn)的軟件/硬件部分需要進(jìn)行協(xié)同分析、協(xié)同設(shè)計與協(xié)同優(yōu)化等，以便達(dá)到要求的 性能指標(biāo)。這對設(shè)計方法、工具、流程等都提出了新的挑戰(zhàn)，需要以新的方法來解決實(shí)際 問題。集成電路系統(tǒng)的設(shè)計更多的是體現(xiàn)在設(shè)計方法學(xué)上，而不是設(shè)計工具的支持上。CMOS集成電路

7、由于工藝技術(shù)的進(jìn)步以及功耗低、穩(wěn)定性高、抗干擾性強(qiáng)、噪聲容限大、可等比例縮小、以及可適應(yīng)較寬的環(huán)境溫度和電源電壓等一系列優(yōu)點(diǎn)，成為現(xiàn)在IC設(shè)計的主流技術(shù)。在 CMOS集成電路設(shè)計中，異或電路的設(shè)計與應(yīng)用是非常重要的。IC設(shè)計者可以根據(jù)芯片的不同功能和要求采用各種不同結(jié)構(gòu)的異或電路，從而實(shí)現(xiàn)電路的最 優(yōu)化設(shè)計。2設(shè)計內(nèi)容及要求2.1設(shè)計的目的及主要任務(wù)（1）學(xué)習(xí)ORCAD軟件，L-EDIT軟件。（2）設(shè)計一個主從RS觸發(fā)器電路。（3）利用ORCAD軟件，L-EDIT軟件對該電路進(jìn)行系統(tǒng)設(shè)計、 電路設(shè)計和版圖設(shè)計， 并進(jìn)行相應(yīng)的設(shè)計、模擬和仿真工作。2.2設(shè)計思想本設(shè)計首先在ORCAD中進(jìn)行主從R

8、S觸發(fā)器電路電路圖的繪制，然后運(yùn)用其中的仿 真功能對電路予以仿真調(diào)試，接著在 L-EDIT軟件中制定規(guī)則、繪制版圖、DRC檢查。整 個設(shè)計的核心是版圖的設(shè)計，充分了解設(shè)計的基本原理、設(shè)計的規(guī)則。仿真檢驗(yàn)是否達(dá)到 最初的設(shè)計要求。3軟件介紹3.1 OrCAD 簡介OrCAD Capture（以下以Capture代稱）是一款基于 Windows操作環(huán)境下的電路設(shè)計工 具。利用Capture軟件，能夠?qū)崿F(xiàn)繪制電路原理圖以及為制作 PCB和可編程的邏輯設(shè)計提 供連續(xù)性的仿真信息。Cade nee OrCAD Capture是一款多功能的PCB原理圖輸入工具。 OrCAD Capture作為行業(yè)標(biāo)準(zhǔn)的P

9、CB原理圖輸入方式，是當(dāng)今世界最流行的原理圖輸入工 具之一，具有簡單直觀的用戶設(shè)計界面。OrCAD Capture CIS具有功能強(qiáng)大的元件信息系統(tǒng)，可以在線和集中管理元件數(shù)據(jù)庫，從而大幅提升電路設(shè)計的效率。OrCAD Capture提供了完整的、可調(diào)整的原理圖設(shè)計方法，能夠有效應(yīng)用于PCB的設(shè)計創(chuàng)建、管理和重用。將原理圖設(shè)計技術(shù)和PCB布局布線技術(shù)相結(jié)合，OrCAD能夠幫助設(shè)計師從一開始就抓住 設(shè)計意圖。不管是用于設(shè)計模擬電路、復(fù)雜的PCB、FPGA和CPLD、PCB改版的原理圖修改，還是用于設(shè)計層次模塊，OrCAD Capture都能為設(shè)計師提供快速的設(shè)計輸入工具。 此外，OrCAD Ca

10、pture原理圖輸入技術(shù)讓設(shè)計師可以隨時輸入、修改和檢驗(yàn)PCB設(shè)計。OrCAD軟件系統(tǒng)的功能及特點(diǎn)：1. 不僅可以對模擬電路進(jìn)行直流、交流、瞬態(tài)等基本電路特性分析，而且可進(jìn)行噪聲 分析、溫度分析、優(yōu)化設(shè)計等復(fù)雜的電路特性分析。2. 不僅可以對模擬電路進(jìn)行計算機(jī)輔助分析，而且可對數(shù)字電路、數(shù)/?；旌想娐愤M(jìn)行計算機(jī)模擬。3. 科研在WINDOWS環(huán)境下，以人機(jī)交互方式運(yùn)行。繪制好電路圖以后，即可直接進(jìn) 行電路模擬，無需用戶編制繁雜的輸入文件。再模擬過程中，可以隨時分析觀察模擬結(jié)果， 從電路圖上修改設(shè)計。4. OrCAD軟件集成了電路原理圖繪制、印制電路板設(shè)計、數(shù)字 /模擬電路仿真、可編 程邏輯器建

11、設(shè)計等等功能，它的元器件庫也是所有 EDA軟件中最豐富的，再世界上它一只 是EDA軟件的首選。OrCAD 軟件系統(tǒng)中主要包括 OrCAD/Capture CIS、OrCAD/PSpice A/D、OrCAD/Layout Plus 等,其中每一部分可以根據(jù)需要單獨(dú)使用，也可以共同組成完整的EDA 系統(tǒng)。3.2 L-Edit 簡介Tanner Pro的設(shè)計流程很簡單。將要設(shè)計的電路先以S-Edit編輯出電路圖，再將該電路圖輸出成SPICE文件。接著利用T-Spice將電路圖模擬并輸出成SPICE文件，如果模擬 結(jié)果有錯誤，則回到S-Edit檢查電路圖，如果T-Spice模擬結(jié)果無誤，則以L-Ed

12、it進(jìn)行布 局圖設(shè)計。用L-Edit進(jìn)行布局圖設(shè)計后要以DRC功能做設(shè)計規(guī)則檢查，若違反設(shè)計規(guī)則， 再將布局圖進(jìn)行修改直到設(shè)計規(guī)則檢查無誤為止。將驗(yàn)證過的布局圖轉(zhuǎn)化成SPICE文件，再利用T-Spice模擬，若有錯誤，再回到L-Edit修改布局圖。最后利用LVS將電路圖輸出 的SPICE文件與布局圖轉(zhuǎn)化的SPICE文件進(jìn)行對比，若對比結(jié)果不相等，則回去修正L-Edit 或S-Edit的圖。直到驗(yàn)證無誤后，將L-Edit設(shè)計好的布局圖輸出成 GDSII文件類型，再交 由工廠去制作整個電路所需的掩膜板。4主從RS觸發(fā)器電路介紹4.1主從RS觸發(fā)器的組成主從RS觸發(fā)器由兩個同樣的同步RS觸發(fā)器組成。

13、其中一個同步RS觸發(fā)器接受輸入 信號，其狀態(tài)直接由輸入信號決定，稱為“主觸發(fā)器”，主觸發(fā)器的輸出和另一個同步 RS 觸發(fā)器的輸入連接，該觸發(fā)器為從觸發(fā)器，其狀態(tài)由主觸發(fā)器的狀態(tài)決定。兩個同步RS觸發(fā)器的時鐘信號反相，主從 RS觸發(fā)器的邏輯圖如下圖1所示。圖1主從RS觸發(fā)器邏輯圖4.2主從RS觸發(fā)器電路真值表在CP=O時，主觸發(fā)器被封鎖、從觸發(fā)器被打開，主觸發(fā)器的狀態(tài)決定從觸發(fā)器的狀 態(tài)。由于CP=O,主觸發(fā)器被封鎖，所以R、S信號變化不能直接影響到輸出。在 CP=1時, 主觸發(fā)器打開、從觸發(fā)器被封鎖，Q維持不變，R、S信號決定主觸發(fā)器的狀態(tài)。因此無論 CP為高還是為低，主、從觸發(fā)器總是一個打開

14、，另一個被封鎖，R、S狀態(tài)的改變不能直接影響輸出狀態(tài)，從而解決了空翻現(xiàn)象。CPsRQnQn+tXXx八X十0000 o011一廠010 0011010011011r11n111定圖2 主從RS觸發(fā)器真值表5 Cade nee中主從RS觸發(fā)器電路的設(shè)計5.1主從RS電路原理圖的繪制CaptureCIS的Project用來管理相關(guān)文件及屬性。在菜單欄中選擇 file>new>Project， 進(jìn)行原理圖設(shè)計時，選中 “Schematic”在“Name中輸入工程名稱，在 “Location中填寫工 程所在的路徑。填寫完成后點(diǎn)擊確定，Capture就會自動生產(chǎn)該工程的原理圖文件目錄。同時，

15、Capture會自動創(chuàng)建*.dsn、*.opj等相關(guān)文件。接下來，點(diǎn)擊進(jìn)入Schematic窗口，進(jìn)行原理圖繪制， 其編輯窗口如下圖3所示：:血“匹宣f_ LA丄匸二巴怙 OwBgji E1；To由* Ik* Q Mdlpiri hLicr* Akhhwl Cfrtcnt Wdhw Ndp-圖3 Cade nee的原理圖編輯窗口吋 Fit i_xateMi 亡USls*甲加pi?N*EcatHFM« 百 6EHtjpOgD 亡*lT 注 G&CljArfr ni點(diǎn)擊工具箱的元器件按鈕，使其選中，再點(diǎn)擊對象選擇器左邊中間的置P按鈕，出現(xiàn)Pick Devices”對話框，在元器件

16、庫中選擇需要的合適元器件擺好后，接下來進(jìn)行線路連接，完成原理圖的繪制，繪制好的原理圖如下圖4所示：圖4主從RS觸發(fā)器電路原理圖5.2主從RS觸發(fā)器電路的仿真完成主從RS觸發(fā)器原理圖的繪制后，下面進(jìn)行電路的仿真測試，觀察電路的輸出的 波形如下圖6所示:圖5仿真波形圖武漢理工大學(xué)集成電路課程設(shè)計說明書根據(jù)主從RS觸發(fā)器的真值表可知，仿真結(jié)果與主從RS觸發(fā)器真值表結(jié)果一致，所 以電路設(shè)計正確。6 L-EDIT中主從RS觸發(fā)器電路版圖的設(shè)計6.1版圖設(shè)計的基本知識版圖設(shè)計是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過程，而這一物理描述遵守由 制造工藝、設(shè)計流程以及仿真顯示為可行的性能要求所帶來的一系列約束

17、。以下是版圖設(shè) 計步驟：1、首先，市場部通常會詳細(xì)說明需要開發(fā)的產(chǎn)品。2、下一步是規(guī)定設(shè)計的結(jié)構(gòu)或者行為。電路設(shè)計工程師規(guī)定芯片的結(jié)構(gòu)來滿足市場 和/或 IDEA功能需求。3、系統(tǒng)仿真由一組工程師完成。這組工程師會對將要集成在最終芯片中的各個單獨(dú) 模塊進(jìn)行定義和驗(yàn)證。4、電路設(shè)計組完成所有的數(shù)字和模擬仿真，來驗(yàn)證電路的方案和門的連通性，以及 門的尺寸（為了滿足時序規(guī)范）。這些組需要和版圖設(shè)計組進(jìn)行交互，版圖設(shè)計組會使電 路適合芯片的版圖布局。5、版圖設(shè)計由版圖設(shè)計工程師完成。他們的工作包括放置多邊形，對于所有的模塊，利用電路組生成的電路圖來實(shí)現(xiàn)晶體管、基底連線、連線（使用1至6層金屬）等。拿去

18、大規(guī)模生產(chǎn)的最終設(shè)計是整個芯片的版圖。6、在第一塊晶圓制造出來后，測試工程師組就要開始嘗試測試芯片，首先，他們將 檢查工藝參數(shù)是否在可以接受的允許誤差范圍內(nèi)。下一步是使用工程測試儀來測試芯片， 以便于找出所有的違規(guī)，并嘗試在現(xiàn)場解決這些問題。7、在改正所有的錯誤（工藝上的和/或邏輯上的）后，芯片就要開始批量生產(chǎn)并流入市 場。版圖設(shè)計得好壞，其功能正確與否，必須通過驗(yàn)證工具才能確定。版圖的驗(yàn)證通常包 括三大部分：設(shè)計規(guī)則檢查（DRC）、電學(xué)規(guī)則檢查（ERC）和版圖與電路圖對照（LVS）。只有 通過版圖驗(yàn)證的芯片設(shè)計才進(jìn)行制版和工藝流片。根據(jù)錯誤報告的提示，修改版圖的步驟為：（1）將錯誤文件導(dǎo)入V

19、irtuoso界面。（2）找到錯誤層，根據(jù)錯誤提示進(jìn)行修改。（3）更新gds II,編譯規(guī)則文件,進(jìn)行DRC驗(yàn)證,重復(fù)上述（1） , （2）操作,直至版圖完全通過DRC驗(yàn)證整套的標(biāo)準(zhǔn)單元庫包括版圖庫、 符號庫、電路邏輯庫等。包含了組合邏輯、時序邏輯、 功能單元和特殊類型單元。是集成電路芯片后端設(shè)計過程中的基礎(chǔ)部分。一般每個工藝廠 商在每個工藝下都會提供相應(yīng)的標(biāo)準(zhǔn)單元。標(biāo)準(zhǔn)單元庫的設(shè)計主要包括電路設(shè)計和版圖設(shè)計記憶文檔的提取。其中電路設(shè)計環(huán)節(jié) 要確定庫容量的確定和時序曲線的優(yōu)化，在這一設(shè)計中要最終確定所需的單元類型和驅(qū)動 能力，電路設(shè)計完畢后進(jìn)行版圖的設(shè)計，往往通過全定制的人工設(shè)計進(jìn)行。不過也有

20、一些 自動化的工具進(jìn)行，如 CELLERITY和CLIP。6.2與非門的繪制按照上述步驟在L-EDIT中分別繪制與非門、非門邏輯單元，繪制完成的邏輯門電路 如下圖7、8所示：圖7與非門邏輯單元圖8非門邏輯單元在完成NMOS、PMOS基本結(jié)構(gòu)單元的繪制后，需要分別對兩結(jié)構(gòu)單元進(jìn)行電器規(guī)則的檢查，在檢查無誤后才能調(diào)用到整體的電路設(shè)計中，如果電氣規(guī)則檢查有錯誤，必須根據(jù)錯誤提示對其進(jìn)行修改,電器規(guī)則檢查如下圖 9所示：圖9電氣規(guī)則檢查6.3主從RS觸發(fā)器版圖設(shè)計完成與非門和非門邏輯單元的繪制后，下面進(jìn)行主從RS觸發(fā)器版圖設(shè)計，可以直接調(diào)用與非門和非門邏輯單元，然后完成器件的布局與線路的連接，得到完成后的版圖如下圖10所示：圖10主從RS觸發(fā)器版圖對比主從RS觸發(fā)器電路原理圖下圖11所示：圖11主從RS觸發(fā)器電路原理圖7課程設(shè)計總結(jié)通過這次Cade nee L-edit軟件的訓(xùn)練，我已經(jīng)初步的掌握了 Cade nee L-edit軟件的 基本操作方法，并能夠獨(dú)立的運(yùn)用這設(shè)計原理圖及版圖，我想這對我今后學(xué)習(xí)或者工作大 有裨益，今后，我要更多的運(yùn)用該軟件，達(dá)到熟練掌握的目的，在我們鍛煉動手能力的同 時，學(xué)到更多的有關(guān)專業(yè)知識。這次版圖設(shè)計我做的是用與非門和非門完成主從RS觸發(fā)器的設(shè)計。在我做集成電路版圖設(shè)計過程中的困難之一是分不清楚集成器件的工藝層次結(jié)構(gòu)