verilog八位十進(jìn)制計(jì)數(shù)器實(shí)驗(yàn)報(bào)告(附源代碼)

1、8位10進(jìn)制計(jì)數(shù)器實(shí)驗(yàn)報(bào)告一、 實(shí)驗(yàn)?zāi)康膌 學(xué)習(xí)時(shí)序邏輯電路l 學(xué)會(huì)用verilog語言設(shè)計(jì)時(shí)序邏輯電路l 掌握計(jì)數(shù)器的電路結(jié)構(gòu)l 掌握數(shù)碼管動(dòng)態(tài)掃描顯示原理二、 實(shí)驗(yàn)內(nèi)容實(shí)現(xiàn)一個(gè)8bit十進(jìn)制（BCD碼）計(jì)數(shù)器端口設(shè)置：用撥動(dòng)開關(guān)實(shí)現(xiàn)復(fù)位和使能LED燈來表示8位數(shù)據(jù)用數(shù)碼管顯示16進(jìn)制的八位數(shù)據(jù)1. 復(fù)位時(shí)計(jì)數(shù)值為8h02. 復(fù)位后，計(jì)數(shù)器實(shí)現(xiàn)累加操作，步長為1，逢9進(jìn)1，,計(jì)數(shù)值達(dá)到8h99后，從0開始繼續(xù)計(jì)數(shù)3. 使能信號為1時(shí)正常計(jì)數(shù)，為0時(shí)暫停計(jì)數(shù)，為1時(shí)可繼續(xù)計(jì)數(shù)。4. 每0.5s計(jì)數(shù)值加15. 8位的結(jié)果顯示在LED燈上，其中LED燈亮表示對應(yīng)的位為1，LED燈滅表示對應(yīng)的燈為0

2、6. 用isim進(jìn)行仿真，用forever語句模擬時(shí)鐘信號輸入，并給變量賦值仿真initial語句。7. 用7段數(shù)碼管的后兩位顯示16進(jìn)制下8位結(jié)果。三、 實(shí)驗(yàn)結(jié)果燒寫結(jié)果：撥動(dòng)reset開關(guān)到1時(shí)，LED燈顯示10010000,7段數(shù)碼管顯示“90”。之后撥動(dòng)WE開關(guān)呢，開始計(jì)數(shù)，LED開始變化并且7段數(shù)碼管開始計(jì)數(shù)。從99后到達(dá)00，LED重新開始從00000000開始亮，且數(shù)碼管重新從00開始計(jì)數(shù)。之后撥動(dòng)WE開關(guān)，暫停計(jì)數(shù)，LED暫停亮滅，七段數(shù)碼管暫停變化，WE撥回1，繼續(xù)計(jì)數(shù)。撥動(dòng)復(fù)位信號時(shí)，無視WE信號，直接復(fù)位。仿真結(jié)果：當(dāng)輸入reset信號時(shí)波形變化如下當(dāng)達(dá)到一個(gè)掃描信號的周

3、期時(shí)的波形如下當(dāng)達(dá)到一個(gè)以上計(jì)數(shù)信號的周期時(shí)的波形實(shí)驗(yàn)分析：實(shí)驗(yàn)總體結(jié)構(gòu)和模塊間關(guān)系如圖所示：（其中還需要補(bǔ)上使能信號）實(shí)驗(yàn)原理：由于要求實(shí)現(xiàn)數(shù)碼管和LED燈的顯示，先考慮LED燈，可以直接由8位輸出信號控制，而數(shù)碼管需要同時(shí)顯示兩個(gè)不同的數(shù)字，需要時(shí)分復(fù)用，即快速的交替顯示十位和個(gè)位，利用人眼的視覺暫留來達(dá)到同時(shí)顯示。這樣就需要兩種不同的頻率信號。一種是每0.5s一次，作為計(jì)數(shù)信號，用脈沖生成器生成，另一種是1ms一次的掃描信號，用降頻器生成，將計(jì)數(shù)信號輸入計(jì)數(shù)器來計(jì)數(shù)，并將計(jì)數(shù)的值和掃描信號同時(shí)輸入掃描顯示模塊。在掃描顯示模塊里用一個(gè)變量值在0和1間交替來指導(dǎo)選擇信號選擇數(shù)碼管的不位數(shù)。交

4、替的條件是收到掃描信號。7段數(shù)碼管和LED燈都與計(jì)數(shù)值的變量相連即可實(shí)現(xiàn)。實(shí)現(xiàn)細(xì)節(jié)1. 首先寫一個(gè)脈沖生成器（div.v），每0.5s輸出一次計(jì)數(shù)脈沖cnt2. 寫一個(gè)計(jì)數(shù)器（cnt.v）設(shè)置一個(gè)8位計(jì)數(shù)變量，分成兩個(gè)4位變量dnum（十位）和num （個(gè)位）。如果接受到rst信號，則將計(jì)數(shù)變量置成x90.否則每次接受到計(jì)數(shù)信號，將計(jì)數(shù)變量的值增1,（同時(shí)考慮進(jìn)位和回到x00的情況）3. 寫一個(gè)掃描信號生成器（scan.v），每1ms生成一次掃描信號4. 寫一個(gè)顯示器（display.v），設(shè)置對數(shù)碼管位數(shù)的4位選擇信號sel和led燈的控制變量dnum（高4位）和num（低四位）。設(shè)置seg

5、作為7段數(shù)碼管的控制變量。設(shè)置一個(gè)中間變量a（初值0），如果接受到scan信號，將a 0變1或1變0.如果a為0，sel為x1101，顯示數(shù)碼管十位，如果a為1，sel為x1110，顯示數(shù)碼管個(gè)位。5. 以上各個(gè)模塊均由時(shí)鐘信號控制。6. 寫一個(gè)top模塊綜合以上模塊。附錄（源代碼）：Div.v模塊：module div( input clk, input rst, output reg cnt ); reg 25:0 cnt_div;always(posedge clk or posedge rst)beginif(rst)cnt_div<=26'b0;else if(cnt_

6、div=26'd49_999_999)cnt_div<=26'b0;elsecnt_div<=cnt_div+26'b1;endalways(posedge clk or posedge rst)beginif(rst)cnt<=1'b0;else if(cnt_div=26'd49_999_999)cnt<=1'b1;elsecnt<=1'b0;endendmodulecnt.v模塊：module cnt( input clk, input WE, input rst, input cnt, output

7、reg 3:0 dnum, output reg 3:0 num );always(posedge clk)beginif(rst)begindnum<=4'h9;num<=4'h0;endelse if(WE && cnt)beginif(num=4'h9)beginnum<=4'h0;if(dnum=4'h9)dnum<=4'h0;elsednum<=dnum+4'h1;endelsenum<=num+4'h1;endendendmodulescan.v模塊：module s

8、can( input clk, output reg scan_sgn );reg 16:0 scan_cnt;initial scan_sgn=0;initial scan_cnt=0;always(posedge clk)beginif(scan_cnt=17'd99_999)scan_cnt<=17'd0;elsescan_cnt<=scan_cnt+17'b1;endalways(posedge clk)beginif(scan_cnt=17'd99_999)scan_sgn<=1'b1;elsescan_sgn<=1&#

9、39;b0;endendmoduledisplay.v模塊：module display( input clk, input scan_sgn, input 3:0 num, input 3:0 dnum, output reg 7:0 seg, output reg 3:0 sel ); reg a=0;/initial a =0;always(posedge scan_sgn)beginif(a=1'b0)a=1'b1;elsea=1'b0;endalways(posedge clk)beginif(a=1'b0)beginsel=4'b1101;c

10、ase(dnum)4'h0:seg=8'b0000_0011;4'h1: seg=8'b1001_1111; 4'h2: seg=8'b0010_0101;4'h3: seg=8'b0000_1101;4'h4: seg=8'b1001_1001;4'h5: seg=8'b0100_1001;4'h6: seg=8'b0100_0001;4'h7:seg=8'b0001_1111;4'h8: seg=8'b0000_0001;default: seg=

11、8'b0000_1001;endcaseendelsebeginsel=4'b1110;case(num)4'h0:seg=8'b0000_0011;4'h1: seg=8'b1001_1111;4'h2: seg=8'b0010_0101;4'h3: seg=8'b0000_1101;4'h4: seg=8'b1001_1001;4'h5: seg=8'b0100_1001;4'h6: seg=8'b0100_0001;4'h7:seg=8'b000

12、1_1111;4'h8: seg=8'b0000_0001;default: seg=8'b0000_1001;endcaseendendendmoduletop模塊：module top( input clk, input rst, input WE, output 7:0 seg, output 3:0 sel, output 3:0 dnum, output 3:0 num ); wire3:0 dnum; wire 3:0 num; wire cnt; wire scan_sgn;divu_div(.clk(clk),.rst(rst),.cnt(cnt);cn

13、tu_cnt(.clk(clk),.rst(rst),.WE(WE),.cnt(cnt),.dnum(dnum),.num(num);scanu_scan(.clk(clk),.scan_sgn(scan_sgn);displayu_display(.clk(clk),.sel(sel),.seg(seg),.dnum(dnum),.num(num),.scan_sgn(scan_sgn);endmoduleucf文件：Net "seg<7>" LOC = T17;Net "seg<6>" LOC = T18;Net "

14、seg<5>" LOC = U17 ;Net "seg<4>" LOC = U18 ;Net "seg<3>" LOC = M14 ;Net "seg<2>" LOC = N14;Net "seg<1>" LOC = L14;Net "seg<0>" LOC = M13;Net "sel<0>" LOC = N16;Net "sel<1>" LOC =

15、 N15;Net "sel<2>" LOC = P18;Net "sel<3>" LOC = P17;NET "WE" LOC=T9;NET "rst" LOC=T10;NET "clk" LOC=V10;Net "num<0>" LOC = U16;Net "num<1>" LOC = V16;Net "num<2>" LOC = U15;Net "num<3

16、>" LOC = V15;Net "dnum<0>" LOC = M11;Net "dnum<1>" LOC = N11;Net "dnum<2>" LOC = R11;Net "dnum<3>" LOC = T11;仿真代碼：module test5;/ Inputsreg clk;reg rst;reg WE;/ Outputswire 7:0 seg;wire 3:0 sel;wire 3:0 dnum;wire 3:0 num;/ Instan

17、tiate the Unit Under Test (UUT)top uut (.clk(clk), .rst(rst), .WE(WE), .seg(seg), .sel(sel), .dnum(dnum), .num(num);initial beginclk = 0;#100;WE = 1;rst = 1;#10;rst=0; end always #1 clk=clk; endmodule対本實(shí)驗(yàn)的總結(jié)和體會(huì)；1、 要仿真正確是燒寫的前提，先仿真正確再燒寫2、 要給每個(gè)模塊定義的變量一個(gè)initial語句，否則在仿真中會(huì)出現(xiàn)變量的值未定義的xxxx的情形3、 實(shí)驗(yàn)時(shí)仿真一直出現(xiàn)的一個(gè)問題是沒有寫initial語句，導(dǎo)致各個(gè)模塊的中間變量