任意頻率正弦波形發(fā)生器電路

1、 電子設(shè)計(jì)自動(dòng)化 課程設(shè)計(jì) 電子設(shè)計(jì)自動(dòng)化課程設(shè)計(jì)題目： 任意頻率正弦波形發(fā)生器電路 院（系） 信息科學(xué)與工程學(xué)院 專(zhuān) 業(yè) 通信工程 屆 別 班 級(jí) 學(xué) 號(hào) 姓 名 任課老師 第 2 頁(yè) 華僑大學(xué) 信息科學(xué)與工程學(xué)院 通信工程系 摘要本次課程設(shè)計(jì)的主要內(nèi)容為采用VHDL硬件描述語(yǔ)言實(shí)現(xiàn)任意頻率正弦波形發(fā)生器電路的編程，在QuartusII軟件上實(shí)現(xiàn)仿真，并利用Altera公司的FPGA器件及其外圍電路和示波器實(shí)現(xiàn)其實(shí)際功能。整個(gè)系統(tǒng)由輸入選擇模塊、分頻模塊、并行D/A轉(zhuǎn)換器、頻率顯示模塊組成。輸入選擇模塊由8個(gè)脈沖按鍵組成，其中7個(gè)為數(shù)字輸入，1個(gè)為選擇按鍵；分頻模塊由3個(gè)計(jì)數(shù)器、1個(gè)鎖存器、

2、1個(gè)乘法器構(gòu)成；并行D/A轉(zhuǎn)換器幅度范圍為8位；頻率顯示模塊由3個(gè)lpm_constant和3個(gè)lpm_devide模塊組成，外接3個(gè)數(shù)碼管，分別顯示分頻后得到的頻率。波形仿真結(jié)果級(jí)硬件實(shí)現(xiàn)均測(cè)試成功。該波形發(fā)生器的輸入采用選擇輸入的方式，使分頻的精度得到提高（理論上分頻范圍為1/127127/2），輸入直接采用2進(jìn)制方式輸入，較為方便。D/A轉(zhuǎn)換器的深度增大為1024，使最后示波器顯示的波形更加平滑流暢。關(guān)鍵字：任意分頻 波形發(fā)生器 VHDL FPGA 示波器第 24 頁(yè) 學(xué)生簽名：楊洋 完成日期：2013年11月19日 目錄第一章 系統(tǒng)設(shè)計(jì).4 一、設(shè)計(jì)要求.4 二、系統(tǒng)設(shè)計(jì)方案.4 三、

3、總體方案的論證與比較.5第二章 單元電路設(shè)計(jì).5 一、輸入選擇模塊.5 二、分頻模塊.5 1、M計(jì)數(shù)器.5 2、N計(jì)數(shù)器.6 3、頻率計(jì)算模塊.6 三、D/A轉(zhuǎn)化器.8 四、頻率顯示模塊.9第三章 軟件設(shè)計(jì).9 一、軟件設(shè)計(jì)平臺(tái).9 二、程序流程方框圖.10 三、實(shí)現(xiàn)的功能.10 四、測(cè)試儀器.10第四章 系統(tǒng)測(cè)試.10 一、系統(tǒng)性能指標(biāo).10 二、功能的測(cè)試方法、步驟.11 三、儀器設(shè)備名稱(chēng)、型號(hào).11 四、測(cè)試數(shù)據(jù).11第五章 總結(jié)與反思.12參考文獻(xiàn).13附錄.13第一章 系統(tǒng)設(shè)計(jì)一、 設(shè)計(jì)要求正弦波輸出，幅度范圍8位（并行D/A轉(zhuǎn)換器DAC0832）；輸出信號(hào)頻率可任意設(shè)置；十進(jìn)制顯示

4、輸出正弦波的頻率。實(shí)現(xiàn)波形仿真并通過(guò)實(shí)驗(yàn)箱顯示頻率，示波器顯示頻率和波形，且示波器上所示頻率應(yīng)與實(shí)驗(yàn)箱上顯示一致。二、 系統(tǒng)設(shè)計(jì)方案系統(tǒng)設(shè)計(jì)思路： 圖1.1 原理圖 圖1.2 頂層圖形文件圖1.1為波形發(fā)生器整體系統(tǒng)設(shè)計(jì)原理框圖，共分為輸入選擇模塊、分頻模塊、D/A轉(zhuǎn)換器、頻率顯示模塊四個(gè)部分。其中輸入選擇模塊包括數(shù)值輸入和選擇按鍵（所輸入的數(shù)是送給M或N）；分頻模塊是利用輸入的M和N對(duì)原始頻率進(jìn)行分頻，其包括L.M.N三個(gè)計(jì)數(shù)器和D鎖存器組成，D/A轉(zhuǎn)換器的功能是將每個(gè)脈沖對(duì)應(yīng)一個(gè)電壓，眾多脈沖對(duì)應(yīng)眾多電壓，便在示波器上顯示初連續(xù)的正弦波，（點(diǎn)數(shù)越多，波形越光滑流暢）；顯示模塊利用數(shù)碼顯示管

5、將最后示波器上顯示的頻率顯示出來(lái)。三、 總體方案的論證與比較整個(gè)分頻模塊設(shè)計(jì)，均基于F=f*N/1024/M這一基本公式（F為最后輸出頻率，f為原始輸入頻率），有2種思路可供選擇。（1）M計(jì)數(shù)器是一個(gè)每次只增加一的計(jì)數(shù)器，f接1024HZ的頻率，那么輸入就只有N一個(gè)，范圍可從0255，N輸入的數(shù)值便是數(shù)碼管和示波器最終顯示的數(shù)值；、（2）M.N都設(shè)置為任意分頻計(jì)數(shù)器，f也可接任意頻率，最后頻率F等于f*N/1024/M。 本設(shè)計(jì)選擇后者，原因在于前者若f接1024HZ外部頻率時(shí)，能做到輸入與輸出一致，但頻率范圍僅為0255，與設(shè)置的0999相差甚遠(yuǎn)，若接其他數(shù)值為外部頻率時(shí)，無(wú)法做到輸入與輸出

6、一致，且輸出的頻率是不連續(xù)的，如接入外部頻率為16384HZ, 當(dāng)N=1，F(xiàn)=16; 當(dāng)N=2，F(xiàn)=32，而1632間的頻率值都是無(wú)法輸出的，這樣并沒(méi)有做到真正的“任意頻率”。綜上所述，后者是更優(yōu)的選擇。第二章 單元電路設(shè)計(jì)1、 輸入選擇模塊 原理分析： 該模塊為由下降沿或上升沿鎖存輸入數(shù)值的2選1選擇器，由h端輸入數(shù)值，當(dāng)S出現(xiàn)上升沿時(shí)h的值賦給j,當(dāng)s出現(xiàn)下降沿時(shí)h的值賦給k。最終j的值將賦給M,而k的值將賦給N。H.j.k均是7位的2進(jìn)制數(shù)，數(shù)值范圍為0127。輸入選擇模塊的波形仿真圖如下圖所示： 輸入選擇器波形仿真結(jié)果2、 分頻模塊 分頻模塊 整個(gè)分頻模塊由L.M.N三個(gè)計(jì)數(shù)器，一個(gè)D

7、鎖存器，一個(gè)除法模塊，調(diào)用一個(gè)乘法模塊lpm_mult組成，下面就分別每一板塊做詳細(xì)介紹。1） 、M計(jì)數(shù)器 M計(jì)數(shù)器將計(jì)數(shù)的最大值設(shè)置為（M-1），當(dāng)計(jì)數(shù)到（M-1）時(shí)COUT向前進(jìn)位，此時(shí)計(jì)數(shù)歸零，從頭開(kāi)始。將COUT接入下一板塊的clk2，此時(shí)clk2的頻率是clk頻率的1/M,實(shí)現(xiàn)分頻。下圖為該計(jì)數(shù)器的波形仿真結(jié)果，取M=4，COUT的頻率為clk頻率的1/4。 M計(jì)數(shù)器波形仿真結(jié)果 2）、N計(jì)數(shù)器 N計(jì)數(shù)器的計(jì)數(shù)方式不是一個(gè)脈沖到來(lái)數(shù)值加一，所加的數(shù)值為N。這相當(dāng)于輸入端每加一，輸出端加N,即輸入一個(gè)脈沖，輸出N個(gè)脈沖，輸出頻率為輸入頻率的N倍。下圖為該計(jì)數(shù)器的波形仿真結(jié)果，取N=4，

8、由圖可見(jiàn)輸入端每增一，輸出端增加4，實(shí)現(xiàn)4倍頻。 N計(jì)數(shù)器波形仿真結(jié)果 3）、頻率計(jì)算模塊 頻率計(jì)算模塊該模塊中L為常規(guī)計(jì)數(shù)器，它的其中一個(gè)輸入端clK與M計(jì)數(shù)器的輸出端COUT相接，故該模塊輸入頻率為原始頻率經(jīng)M分頻后的頻率，它的另一個(gè)輸入端EN直接接實(shí)驗(yàn)箱上0.5HZ脈沖，該脈沖周期為2秒，高低電平分別1秒，而EN端只有高電平時(shí)計(jì)數(shù)器才工作，故1秒內(nèi)計(jì)算出的脈沖數(shù)恰好等于其頻率。D為下降沿觸發(fā)的鎖存器，它的一個(gè)輸入端clk與EN相接，當(dāng)EN 在高電平時(shí)計(jì)完1秒的脈沖數(shù)，跳為低電平時(shí)，鎖存器立即將L得到的值存起來(lái)以便接下來(lái)的板塊對(duì)該值進(jìn)行處理。若不適用鎖存器，讓L和A直接相連，由于L中的輸出

9、端只在EN向低電平跳變時(shí)才增加到正確值，此時(shí)L會(huì)將該值輸出，但由于EN跳變太快，以致L來(lái)不及輸出或A還未對(duì)其進(jìn)行處理，EN已回到低電平，L的輸出端CQ已歸零，故最終的輸出頻率始終為零。所以D鎖存器是必不可少的。板塊A只完成一個(gè)操作：將經(jīng)M分頻后的頻率除以1024,1024為本設(shè)計(jì)中D/A轉(zhuǎn)換器的深度。完成到此步驟，此時(shí)的輸出頻率經(jīng)M和1024分頻，只需將該頻率乘以N倍便完成全部分頻。之所以不把*N這一步放在板塊A中完成，原因在于：VHDL中/、*等運(yùn)算要求頗為嚴(yán)格，所乘的數(shù)和所除的數(shù)要為2的整數(shù)次方，故N不可任意取值。為了解決這個(gè)問(wèn)題，加入一個(gè)乘法模塊，將其中的一個(gè)成乘數(shù)接到N端，如此，N的值

10、不會(huì)受限。以下是頻率設(shè)計(jì)模塊波形仿真圖，由圖可知，只要EN有下降沿，輸出端便能將正確頻率永久地保存下來(lái)。 頻率計(jì)算模塊波形仿真結(jié)果 三、 D/A轉(zhuǎn)換器 該lpm_rom模塊是QuartusII軟件中自帶模塊，需要時(shí)可直接調(diào)用，其輸入為轉(zhuǎn)換器的深度，即一個(gè)波形周期內(nèi)橫向點(diǎn)數(shù)，故該值越大，波形越光滑流暢。輸出為轉(zhuǎn)換器幅度。四、 頻率顯示模塊 頻率輸出模塊由于本設(shè)計(jì)中將輸出頻率的范圍設(shè)置為0999，只需要3個(gè)輸出，分別為百位、十位、 個(gè)位，分別在3個(gè)數(shù)碼管上顯示。采用不斷模10的方式將每一位數(shù)逐個(gè)分離，上面已說(shuō)明VHDL中使用“/”的局限性，故在此調(diào)用軟件中原有的lpm_divide和lpm_con

11、stant模塊來(lái)完成模10。如輸入一個(gè)三個(gè)數(shù)128，經(jīng)第一個(gè)模10模塊后，輸出端a得到個(gè)位8，另一個(gè)輸出端得到商12，并將12送給下一個(gè)模10模塊2，該模塊的輸出端b得到十位2，另一輸出端得到商1，并將這個(gè)1送給下一個(gè)模10模塊，當(dāng)1模10，余數(shù)就為1，輸出端c得到百位。下圖為頻率輸出模塊波形仿真結(jié)果。 頻率輸出模塊波形仿真圖第三章 軟件設(shè)計(jì)一、 軟件設(shè)計(jì)平臺(tái)：QuartusII二、 程序流程方框圖：三、 實(shí)現(xiàn)的功能 本設(shè)計(jì)能夠?qū)尤氲膶?shí)驗(yàn)箱上的頻率進(jìn)行1/127127/2（M最小只能取到2）范圍的分頻，M.N均為外部輸入數(shù)值，8個(gè)按鍵中7個(gè)按鍵為數(shù)值輸入，1個(gè)為選擇鍵，決定將輸入的值給M或是

12、N；最終分頻后的頻率范圍為0999（最大頻率范圍可為099999999，如有需要，可對(duì)相應(yīng)程序的數(shù)值設(shè)定做修改，在頻率輸出部分增加相應(yīng)模10模塊即可），本設(shè)計(jì)能在示波器上成功顯示出平滑流暢且不同頻率的正弦波形。四、 程序清單 輸入選擇器程序； M計(jì)數(shù)器程序； N計(jì)數(shù)器程序； L計(jì)數(shù)器程序； D鎖存器程序； 除法模塊a程序；第四章 系統(tǒng)測(cè)試1、 系統(tǒng)性能指標(biāo)2、 功能的測(cè)試方法、步驟將仿真成功且管腳分配好的程序下載到芯片中，選擇模式5，將EN 對(duì)應(yīng)的管腳接0.5HZ的脈沖，M模塊上clk接任意頻率的脈沖，將示波器的輸入和接地端接到實(shí)驗(yàn)箱上相應(yīng)地方，打開(kāi)實(shí)驗(yàn)箱和示波器，輸入規(guī)定范圍內(nèi)的N.M值，觀

13、察示波器和數(shù)碼箱上顯示的頻率是否相同且示波器上正弦波形是否隨M.N的輸入而變化。3、 儀器設(shè)備名稱(chēng)、型號(hào) Altera公司CycloneII系列EP2C5T144C8芯片 實(shí)驗(yàn)箱 示波器4、 測(cè)試數(shù)據(jù) 完整系統(tǒng)波形仿真圖:波形分析：由圖中可看出，clk接入2048HZ脈沖，EN接入0.5HZ脈沖。先給數(shù)值輸入口h輸入2，選擇輸入鍵s輸入一個(gè)上升沿，輸入的“2”賦給M，此時(shí)再給數(shù)值輸入口h輸入16，鍵s輸入一個(gè)下降沿，輸入的“16”賦給N，當(dāng)EN出現(xiàn)下降沿時(shí)出現(xiàn)分頻后的頻率?？芍藭r(shí)的M.N對(duì)clk的原始頻率進(jìn)行了1/128的分頻（lpm_rom深度為1024），故輸出值應(yīng)為16HZ，圖中可看出

14、十位b為1，個(gè)位c為6，結(jié)果正確。 第5章 總結(jié)與反思本設(shè)計(jì)通過(guò)M.N兩個(gè)計(jì)數(shù)器完成對(duì)輸入頻率分頻，分頻范圍是1/127127/2，通過(guò)波形仿真和硬件測(cè)試表明本設(shè)計(jì)達(dá)到標(biāo)準(zhǔn)。但其仍有不足之處：由于本設(shè)計(jì)使用模塊較多，最后的頂層圖形文件顯得雜亂繁瑣，如圖1.2所示。此時(shí)應(yīng)對(duì)聯(lián)系緊密的小模塊進(jìn)行封裝，這樣可使最后的頂層圖形文件簡(jiǎn)明有序，便于分析，以后應(yīng)注意。（注：老師，在做課設(shè)時(shí)還沒(méi)有講封裝，望原諒哈） 參考文獻(xiàn) 1、潘松、黃繼業(yè)EDA技術(shù)與VHDL（第三版）北京：清華大學(xué)出版社，2009 2、 附錄： 輸入選擇器程序； M計(jì)數(shù)器程序； N計(jì)數(shù)器程序； L計(jì)數(shù)器程序； D鎖存器程序； 1、 輸入選

15、擇器程序 library ieee; ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity xuanze is port(s: in std_logic; h :in std_logic_vector(6 downto 0); j,k : out std_logic_vector(6 downto 0); end xuanze; architecture one of xuanze is begin process(s,h) begin if s'event and s='1' then j&l

16、t;=h; elsif s'event and s='0' then k<=h; end if; end process; end; 2、M計(jì)數(shù)器程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity m isport(clk,rst,en : in std_logic; m :in std_logic_vector(6 downto 0); COUT : out std_logic);end m; architecture one of m issign

17、al count:std_logic_vector(6 downto 0);begin process(clk,rst,en,m) begin if rst ='1' then count<=(others=>'0'); elsif clk'event and clk='1' then if en = '1' then if count<m-1 then count<=count+1; else count<=(others=>'0'); end if; end if;

18、end if; IF count =m-1 THEN COUT <= '1' ELSE COUT <= '0' END IF; end process; end;3、 N計(jì)數(shù)器程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity n is port(clk,rst,en: in std_logic; n:in integer range 0 to 127; cq:out integer range 0 to 1023); end; a

19、rchitecture one of n is signal count:integer range 0 to 1023; begin process(clk,rst,en,n) begin if rst ='1' then count<=0; elsif clk'event and clk='1' then if en = '1' then if count<1023 then count<=count+n; else count<=0; end if; end if; end if; cq<=count; end process; end; 4、L計(jì)數(shù)器程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_l