FPGA基本結(jié)構(gòu)

1、FPGA艮本結(jié)構(gòu)FPGAField Programmable Gate Array，即現(xiàn)場可編程門陣列，它是在 PAL GAL CPLD等可編程器件的根底上進(jìn)一步開展的產(chǎn)物。它是作為專用集成電路ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的缺乏，又克制了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA工作原理FPGA采用了邏輯單元陣列LCA Logic Cell Array 這樣一個概念，部包 括可配置邏輯模塊 CLBC on figurable Logic Block、輸出輸入模塊IOB CI nput Output Block和部連線Interconnect丨三個局部。 現(xiàn)場可編程門

2、陣列FPGA 是可編程器件。與傳統(tǒng)邏輯電路和門陣列如PAL GAL與 CPLD器件相比，F(xiàn)PGA 具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型 查找表16X 1RAM來實(shí)現(xiàn)組合邏輯，每個查 找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時序邏輯功能的根本邏輯單元模 塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA勺邏輯是通過向部靜態(tài)存儲單元加載編程數(shù)據(jù) 來實(shí)現(xiàn)的，存儲在存儲器單元中的值決定了邏 輯單元的邏輯功能以與個模塊之間或模塊與 I/O間的連接方式，并最終決定了邏 輯單元的邏輯功能以與各模塊之間或模塊與I/O間的聯(lián)接方式，并

3、最終決定了FPGA所能實(shí)現(xiàn)的功能,FPGA允許無限次的編程.FPGA芯片結(jié)構(gòu)目前主流的FPGA仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的根本 性能，并且整合了常用功能如 RAM時鐘管理和DSP的硬核ASIC型模 塊。如圖1-1所示注：圖1-1只是一個示意圖，實(shí)際上每一個系列的 FPGA都 有其相應(yīng)的部結(jié)構(gòu)，F(xiàn)PGA芯片主 要由7局部完成，分別為：可編程輸入輸出 單元、根本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM豐富的布線資源、 嵌的底層功能單元和嵌專用硬件模塊。圖1-1 FPGA芯片的部結(jié)構(gòu)FPGAS片的部結(jié)構(gòu)每個模塊的功能如下：1. 可編程輸入輸出單元IOB可編程輸入/輸出單元簡稱

4、I/O單元，是芯片與外界電路的接口局部，完成 不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求，其示意結(jié)構(gòu)如圖1-2所示。FPGA的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過軟件 的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與 I/O物理特性，可以調(diào)整驅(qū)動電流的大 小，可以改變上、下拉電阻。目前，I/O 口的頻率也越來越高，一些高端的 FPGA 通過DDR存放器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率。圖1-2典型的IOB部結(jié)構(gòu)示意圖典型的IOB部結(jié)構(gòu)示意圖 外部輸入信號可以通過IOB模塊的存儲單元輸入到FPGA勺部，也可以直接輸入 FPGA部。當(dāng)外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPG

5、A部時，其保持時 間Hold Time丨的要求可以降低，通常默認(rèn)為 0。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA勺IOB被劃分為假設(shè)干個組bank，每個bank的接口標(biāo)準(zhǔn)由其接口電壓 VCCOfe定，一個bank只能有 一 種VCCO但不同bank的VCCOT以不同。只有一樣電氣標(biāo)準(zhǔn)的端口才能連接在 一起，VCCO!壓一樣是接口標(biāo)準(zhǔn)的根本條件。2. 可配置邏輯塊CLBCLB是 FPGA勺根本邏輯單元。CLB的實(shí)際數(shù)量和特性會依器件的不同而不同， 但是每個CLB都包含一個可配置開關(guān)矩陣，此矩陣由 4或6個輸入、一些選型 電路多路復(fù)用器等和觸發(fā)器組成。開關(guān)矩陣是高度靈活的，可以對其進(jìn)展配置以便處理

6、組合邏輯、移位存放器或RAM在Xilinx公司的FPGA器件中，CLB 由多個一般為4個或2個一樣的Slice和附加邏輯構(gòu)成，如圖1-3所示。 每個CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時序邏輯，還可以配置為分布式 RAM 和分布式ROM圖1-3典型的CLB結(jié)構(gòu)示意圖典型的CLB結(jié)構(gòu)示意圖Slice是Xilinx公司定義的根本邏輯單位，其部結(jié)構(gòu)如圖1-4所示，一個Slice 由兩個4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括一個異或門XORG和一個專用與門MULTAND，個異或門可以 使一個Slice實(shí)現(xiàn)2bit全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯 由專用

7、進(jìn)位信號和函數(shù)復(fù)用器MUXC組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作； 4輸入函數(shù)發(fā)生 器用于實(shí)現(xiàn)4輸入LUT分布式RAM或 16比特移位存放器Virtex-5系列芯片的Slice中的兩個輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT 或64比特移位存放器；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度。圖1-4典型的4輸入Slice結(jié)構(gòu)示意圖典型的4輸入Slice結(jié)構(gòu)示意圖3. 數(shù)字時鐘管理模塊DCM 業(yè)大多數(shù)FPGA勻提供數(shù)字時鐘管理Xilinx的全部FPGA勻具有這種特性。 Xilinx推出最先進(jìn)的FPG/提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能 夠提供準(zhǔn)確的時鐘綜合，且能夠降低抖動，

8、并實(shí)現(xiàn)過濾功能。4. 嵌入式塊RAM BRAIM大多數(shù)FPGA都具有嵌的塊RAM這大大拓展了 FPGA勺應(yīng)用圍和靈活性。塊 RAM可被 配置為單端口 RAM雙端口 RAM容地址存儲器 CAM以與FIFO等 常用存儲結(jié)構(gòu)。RAM FIFO是比較普與的概念，在此就不冗述。 CAM存儲器在其 部的每個存儲單元中都有一個比較邏輯，寫入CAM中的數(shù)據(jù)會和部的每一個數(shù)據(jù)進(jìn)展比較，并返回與端口數(shù)據(jù)一樣的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊 RAM還可以將FPGA中的LUT靈活地配置成RAM ROh和FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用中，芯片部塊 RAM勺數(shù)量也是選擇芯片的一個 重要因素。單片

9、塊RAM的容量為18k比特，即位寬為18比特、深度為1024,可以根據(jù) 需要改變其位寬 和深度，但要滿足兩個原那么：首先，修改后的容量位寬 深 度不能大于18k比特；其次，位寬最大不能超過 36比特。當(dāng)然，可以將多片 塊RAM級聯(lián)起來形成更大的RAM此時只受限于芯片塊RAM勺數(shù)量，而不再受 上面兩條原那么約束。5. 豐富的布線資源布線資源連通FPGA部的所有單元，而連線的長度和工藝決定著信號在連線 上的驅(qū)動能力和傳輸速度。FPGA5片部有著豐富的布線資源，根據(jù)工藝、長度、 寬度和分布位置的不同而劃分為 4類不同的類別。第一類是全局布線資源，用于 芯片部全局時鐘 和全局復(fù)位/置位的布線；第二類是

10、長線資源，用以完成芯片 Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成 根本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時 鐘、復(fù)位等控制信號線。在實(shí)際中設(shè)計(jì)者不需要直接選擇布線資源， 布局布線器可自動地根據(jù)輸入邏 輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講， 布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。6. 底層嵌功能單元嵌功能模塊主要指 DLLDelay Locked Loop 丨、PLLPhase Locked Loop 丨、 DSP和 CPU等軟處理核SoftCore?，F(xiàn)在越來越豐富的嵌功能單元，使得單片 F

11、PGA成為了系統(tǒng)級的設(shè)計(jì)工具，使其具備了軟硬件 聯(lián)合設(shè)計(jì)的能力，逐步向SOC 平臺過渡。DLL和PLL具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻， 以與占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了 DLL，Altera 公司的芯片集成了 PLL，Lattice 公司的新型芯片上同時集成了 PLL和DLL PLL 和DLL可以通過IP核生成的工具方便地進(jìn)展管理和配置。DLL的結(jié)構(gòu)如圖1-5所示。圖1-5典型的DLL模塊示意圖典型的DLL模塊示意圖7. 嵌專用硬核嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核HardCore，等效于ASIC電路。為了提

12、高FPGA性能，芯片生產(chǎn)商在芯片部集成了一 些專用的硬核。例如：為了提高 FPGA勺乘法速度，主流的FPGA中都集成了專 用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的FPGA部都集成了串并收發(fā)器SERDES，可以到達(dá)數(shù)十Gbps的收發(fā)速度。Xilinx 公司的高端產(chǎn)品不僅集成了 Power PC系列CPU還嵌了 DSP Core 模塊，其相應(yīng)的系統(tǒng)級設(shè)計(jì)工具是 EDK和Platform Studio，并依此提出了片上 系統(tǒng)System on Chip的概念。通過 PowerPC Miroblaze、Picoblaze 等平臺， 能夠開發(fā)標(biāo)準(zhǔn)的DSP處理器與其相關(guān)應(yīng)用，到達(dá) SOCK開發(fā)目 的。FPGA勺根本特點(diǎn)1采用FPGA設(shè)計(jì)ASIC電路專用集成電路，用戶不需要投片生產(chǎn)，就能 得到合用的芯片。2FPGA可做其它全定制或半定制 ASIC電路的中試樣片。3FPGA部有豐富的觸發(fā)器和I/O弓I腳。4FPGA! ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之。5 FPGA采用高速CMO工藝，功耗低，可以與 CMOSTTL電平兼容。可以說，F(xiàn)PGAS片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最正確選擇之。FPGA是由存放在片RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要 對片的RAMS展編程。用戶可以根據(jù)不同的配置模式，采用不同的