第2章-邏輯門電路資料PPT課件

1、1/71目前，廣泛使用的邏輯門有TTL (Transistor-Transistor Logic)和CMOS兩個(gè)系列。TTL門電路屬雙極型數(shù)字集成電路，其輸入級(jí)和輸出級(jí)都是三極管結(jié)構(gòu)，故稱TTL。CMOS門電路是由NMOS管和PMOS管組成的互補(bǔ)MOS集成電路，屬單極性數(shù)字集成電路。第1頁(yè)/共71頁(yè)2/712.1 分立元件門電路2.1.1 基本邏輯門電路 二極管與門電路 實(shí)現(xiàn)與邏輯功能的電路，稱為與門。 ABVCCRF12VDADB3.9kA B0 00 11 01 1F0001真值表真值表FAB(b)AB(a)FFAB&(c)第2頁(yè)/共71頁(yè)3/71 二極管或門 實(shí)現(xiàn)邏輯或功能的電路

2、，稱為或門。 AB-VEERF-12VDADB3.9kA B0 00 11 01 1F0111真值表真值表ABF(c)1ABF(a)+ABF(b)第3頁(yè)/共71頁(yè)4/71 非門(反相器) 實(shí)現(xiàn)邏輯非門功能的電路，稱作非門AVIR1R2RCVCCFVOT-VEEA01F10真值表真值表AF1(c)AF(a)AF(b)第4頁(yè)/共71頁(yè)5/711、與非門電路2.1.2 與非門電路、或非門電路R1R2RCVCCFT-VEEABRA B0 00 11 01 1F1110真值表真值表FAB&BAF第5頁(yè)/共71頁(yè)6/712、或非門電路R1R2RCVCCFT-VEEABRA B0 00 11 01

3、1F1000真值表真值表FAB+B1AF第6頁(yè)/共71頁(yè)7/712.2 TTL集成邏輯門電路集成門電路就是把所有的元器件及連接導(dǎo)線制作在同一塊半導(dǎo)體基片上。由于輸入和輸出都采用三極管，所以稱為三極管-三極管集成邏輯門電路，簡(jiǎn)稱TTL門電路。特點(diǎn)：體積小重量輕價(jià)格低可靠性高第7頁(yè)/共71頁(yè)8/712.2.1 TTL與非門的工作原理第8頁(yè)/共71頁(yè)9/712.2.2 TTL與非門的電壓傳輸特性及 抗干擾能力1、電壓傳輸特性電壓傳輸特性是描述輸出電壓vO與輸入電壓vI之間對(duì)應(yīng)關(guān)系的曲線。第9頁(yè)/共71頁(yè)10/71電壓傳輸特性3.632100.511.522.533.5ABCDEVOVI第10頁(yè)/共7

4、1頁(yè)11/712、抗干擾能力(輸入噪聲容限)抗干擾能力（輸入噪聲容限）：不破壞與非門輸出邏輯狀態(tài)所允許的最大干擾電壓。u關(guān)門電平VOFF：輸出為標(biāo)準(zhǔn)高電平VSH時(shí)所允許的最大輸入低電平值。通常VOFF=0.8V。u開(kāi)門電平VON：輸出為標(biāo)準(zhǔn)低電平VSL時(shí)所允許的最小輸入高電平值。通常VON=1.8V。 輸入低電平的抗干擾能力：輸入低電平的抗干擾能力：VNL=VOFF-VILmax輸入高電平的抗干擾能力：輸入高電平的抗干擾能力： VNH=VIHmin-VON第11頁(yè)/共71頁(yè)12/712.2.3 TTL與非門的輸入特性、輸出特性和帶負(fù)載能力 了解輸入輸出特性，可正確處理TTL與非門之間和其它電路

5、之間的連接問(wèn)題。只要輸入端、輸出端的電路結(jié)構(gòu)形式和參數(shù)與TTL與非門相同，輸入、輸出特性對(duì)其它TTL電路也適用。第12頁(yè)/共71頁(yè)13/71TTL與非門的輸入特性 T1T2R1R3b1b2c1e1iIvI3k+VCC(a) 測(cè)試圖0.5 11.5 22.53121.40iI (A)vI(V)(b)(b)輸入特性-iI (A)第13頁(yè)/共71頁(yè)14/712、TTL與非門輸入端負(fù)載特性 TTL門輸入端所接電阻的大小會(huì)影響輸出狀態(tài)。vI和RI之間的關(guān)系曲線叫做輸入端負(fù)載特性。v關(guān)門電阻ROFF：保證TTL與非門關(guān)閉，輸出為標(biāo)準(zhǔn)高電平時(shí)，所允許的RI最大值。一般ROFF=0.8k。v開(kāi)門電阻RON：保

6、證TTL與非門導(dǎo)通，輸出為標(biāo)準(zhǔn)低電平時(shí)，所允許的RI最小值。一般RON=2k。第14頁(yè)/共71頁(yè)15/71T1T2R1R3RIvI+VCC(a) 測(cè)試圖012345RI(k )vI(V)1.4(b) 特性曲線第15頁(yè)/共71頁(yè)16/71u與非門多余端的處理：輸入信號(hào)數(shù)目少于與非門輸入端個(gè)數(shù)，出現(xiàn)多余端。u與非門輸入端懸空相當(dāng)于接高電平l實(shí)際使用時(shí)，不采用懸空的方法，防止干擾信號(hào)引入u多余輸入端l接電源的正端或固定高電平l并聯(lián)使用第16頁(yè)/共71頁(yè)17/713、TTL與非門的輸出特性 TTL與非門實(shí)際工作時(shí)，輸出端總要接負(fù)載，產(chǎn)生負(fù)載電流，此電流也在影響輸出電壓的大小。 輸出電壓與負(fù)載電流之間的

7、關(guān)系曲線，稱為輸出特性。輸出電壓有高電平、低電平兩種狀態(tài)，所以有兩種輸出特性。 第17頁(yè)/共71頁(yè)18/71 與非門輸入全為高電平時(shí)，輸出為低電平。 T1管倒置工作， T2、T5管飽和導(dǎo)通， T3管微導(dǎo)通，T4管截止。 其基極電流很大，是灌電流負(fù)載。 輸出為低電平時(shí)的輸出特性 T5VCCiLIB5VOLRL(a)輸出級(jí)等效電路第18頁(yè)/共71頁(yè)19/71IOLmaxVOLmax01020304050iL( mA )vOL(V)1(b) 輸出特性曲線2第19頁(yè)/共71頁(yè)20/71輸出為高電平時(shí)的輸出特性 當(dāng)與非門輸入端其中有一端為低電平時(shí)，輸出為高電平。T1管處于飽和狀態(tài)，T2、T5管截止，T3

8、、T4管導(dǎo)通。這時(shí)輸出級(jí)等效電路如圖2-11(a)所示，負(fù)載是拉電流負(fù)載。 R2R4R5RLiLvOVCCT3T4(a)輸出級(jí)等效電路第20頁(yè)/共71頁(yè)21/71IOHmaxVOHmin010203040iL(mA )vOH(V)1(b) 輸出特性曲線233.6010203040iL(mA )vOH1(b) 輸出特性曲線233.6第21頁(yè)/共71頁(yè)22/714、帶負(fù)載能力TTL與非門的輸出端接上負(fù)載后，負(fù)載有灌電流負(fù)載和拉電流負(fù)載。 灌電流負(fù)載增加會(huì)使與非門的輸出低電平上升。 拉電流負(fù)載增加會(huì)使與非門的輸出高電平下降；第22頁(yè)/共71頁(yè)23/71IIHIIHIL+VCC+VCC+VCCR3R4

9、R1R1R5T4T3T1T1(a) 拉電流負(fù)載IISIISIL+VCC+VCC+VCCR4R1R1T5T4T1T1(b) 灌電流負(fù)載第23頁(yè)/共71頁(yè)24/71電路輸出高、低電平時(shí)有輸出電阻，所以輸出的高、低電平隨負(fù)載電流改變，變化小，說(shuō)明門的帶負(fù)載能力強(qiáng)。用輸出電平變化不超過(guò)某一規(guī)定值（高電平不低于高電平下限值VOHmin，低電平不高于低電平的上限值VOLmax）時(shí)的最大負(fù)載電流，來(lái)定量描述門電路的帶負(fù)載能力大小。第24頁(yè)/共71頁(yè)25/71 負(fù)載電流大，帶負(fù)載能力強(qiáng)；反之，帶負(fù)載能力弱。 一個(gè)門的輸出電平有高電平、低電平之分，因此，說(shuō)這個(gè)門的帶負(fù)載能力，必須綜合考慮輸出高電平時(shí)的帶負(fù)載能力

10、和輸出低電平時(shí)的帶負(fù)載能力。 扇出系數(shù)：門電路驅(qū)動(dòng)同類門的最大數(shù)目。第25頁(yè)/共71頁(yè)26/712.2.4 TTL與非門的動(dòng)態(tài)特性 平均傳輸延遲時(shí)間 二極管、三極管存在開(kāi)關(guān)時(shí)間，由二極管和三極管構(gòu)成的TTL電路的狀態(tài)轉(zhuǎn)換需要一定的時(shí)間，即輸出不能立即響應(yīng)輸入信號(hào)的變化，而有一定的延遲。而電阻、二極管、三極管等元器件寄生電容的存在，還會(huì)使輸出電壓波形的上升沿和下降沿變得不那么陡。傳輸延遲時(shí)間小，表明門的工作速度可以高，反之，門的工作速度必須降低。第26頁(yè)/共71頁(yè)27/71平均傳輸延遲時(shí)間 2PLHPHLpdttttPHLtPLHvIvOVm1/2 Vm1/2 Vm第27頁(yè)/共71頁(yè)28/71動(dòng)

11、態(tài)尖峰電流 靜態(tài)時(shí)TTL與非門電路的電源電流比較小，在10mA左右。在動(dòng)態(tài)情況下，由于T5工作在深飽和狀態(tài)，T4必定在T5截止之前就導(dǎo)通了。這樣就出現(xiàn)了瞬間T4和T5都導(dǎo)通的狀態(tài)。這一瞬間電源電流比靜態(tài)時(shí)的電源電流大，但持續(xù)時(shí)間較短，故稱之為尖峰電流或浪涌電流。輸出由高電平變?yōu)榈碗娖綍r(shí)，也會(huì)出現(xiàn)T4、T5都導(dǎo)通，導(dǎo)致ICC出現(xiàn)尖峰。第28頁(yè)/共71頁(yè)29/71電源的尖峰電流在電路內(nèi)部流通時(shí)，會(huì)在電源線和地線上產(chǎn)生電壓降，形成一個(gè)干擾源，為此，要采取合理的接地和去耦措施，使之在允許范圍內(nèi)。 在工作頻率較高時(shí)，尖峰電流對(duì)電源平均電流影響不可忽略。它使電源的平均電流增大，這就要求加大電源的容量。vO

12、icctt00第29頁(yè)/共71頁(yè)30/712.3 其他類型的TTL門電路 TTL門電路除了與非門外，還有其它邏輯功能的門電路，如與門、或門、或非門、與或非門、異或門、同或門、集電極開(kāi)路門和三態(tài)門等，還有與擴(kuò)展器、或擴(kuò)展器和與或擴(kuò)展器等。第30頁(yè)/共71頁(yè)31/71集電極開(kāi)路門(OC門) 線與 ：把幾個(gè)邏輯門的輸出端直接連在一起實(shí)現(xiàn)邏輯與。 TTL與非門直接線與出現(xiàn)的問(wèn)題：F1=1，F(xiàn)2=0就會(huì)在電源和地之間形成一個(gè)低阻通路，破壞了邏輯關(guān)系，而且還會(huì)把截止門中的導(dǎo)通管T4燒壞。 第31頁(yè)/共71頁(yè)32/71電路結(jié)構(gòu)：把TTL與非門電路的推拉輸出級(jí)改為三極管集電極開(kāi)路輸出,稱為集電極開(kāi)路(Open

13、 Collector)門電路。RL上上拉拉電電阻阻第32頁(yè)/共71頁(yè)33/71幾個(gè)OC門的輸出端直接并聯(lián)后可共用一個(gè)集電極負(fù)載電阻RL和電源VCC。 只要恰當(dāng)?shù)剡x擇電源電壓和負(fù)載電阻，就可以保證輸出電平的高、低要求，而又有效地防止輸出管電流過(guò)大。ABF(b)邏輯符號(hào)AB&ABF(b)邏輯符號(hào)AB&F FABT1T2T5R1R2RLR3VC CVOF(a)邏輯圖第33頁(yè)/共71頁(yè)34/71集電極負(fù)載電阻RL的選擇 利用OC門可以實(shí)現(xiàn)線與功能。 當(dāng)有m個(gè)OC門直接并聯(lián)，并帶有n個(gè)與非門作負(fù)載時(shí)，只要公共外接負(fù)載電阻RL選擇適當(dāng)，就可以保證輸出高電平不低于規(guī)定的VOHmin值；又可以

14、保證輸出低電平不高于規(guī)定的VOLmax。而且也不會(huì)在電源和地之間形成低阻通路。 第34頁(yè)/共71頁(yè)35/71 若m個(gè)OC與非門的輸出都為高電平直接并聯(lián)，則線與結(jié)果為高電平。為保證并聯(lián)輸出高電平不低于規(guī)定的VOHmin值，則要求RL取值不能太大，才能保證VCC-IRLRLVOHmin。負(fù)載門每個(gè)輸入端為高電平時(shí)的輸入漏電流 IRL=mIOH+pIIH VCC-(mIOH+pIIH)RLVOHmin RL最大值RLmax為： IHOHOHminCCLmaxpImIVVR VCC-IRLRLVOHmin第35頁(yè)/共71頁(yè)36/71 當(dāng)OC門線與輸出為低電平時(shí)，從最不利情況考慮，設(shè)只有一個(gè)OC門處于導(dǎo)

15、通狀態(tài)，而其它的OC門均截止。 RL不能太小，應(yīng)保證在所有的負(fù)載電流全部流入唯一導(dǎo)通的OC門時(shí)，線與輸出低電平仍能低于規(guī)定的VOLmax值，即VCC-IRLRLVOLmax。 OC門導(dǎo)通時(shí)的最大負(fù)載電流 TTL與非門輸入短路電流 注：無(wú)論一個(gè)門有幾個(gè)輸入端接在VOL上，IIS都是同樣大。 IRL=IOL-nIIS VCC-IRLRLVOLmaxVCC-(IOL-nIIS)RLVOLmaxRL最小值RLmin為： ISOLOLmaxCCLminnIIVVRRLminRLRLmax 第36頁(yè)/共71頁(yè)37/71OC門的應(yīng)用：實(shí)現(xiàn)與或非邏輯(線與)將幾個(gè)OC門的輸出直接并聯(lián)在一起，然后通過(guò)一個(gè)公共上

16、拉電阻RL接到電源VCC上。111BAF 222BAF nnnBAF ， nnnBABABAFFFF 221121nnBABABA2211第37頁(yè)/共71頁(yè)38/71實(shí)現(xiàn)電平轉(zhuǎn)移 在數(shù)字系統(tǒng)的接口（與外部設(shè)備相聯(lián)系的電路）需要有電平轉(zhuǎn)換的時(shí)候，常用OC門實(shí)現(xiàn)。， RL(10V)ABVCCF&第38頁(yè)/共71頁(yè)39/71用作驅(qū)動(dòng)器 用OC門驅(qū)動(dòng)指示燈、繼電器和脈沖變壓器等。 當(dāng)用于驅(qū)動(dòng)指示燈時(shí)，上拉電阻由指示燈代替，指示燈的一端于OC門的輸出相連，另一端接上電源。 如果電流過(guò)大，可串入一個(gè)適當(dāng)?shù)南蘖麟娮?。?第39頁(yè)/共71頁(yè)40/712.3.2 三態(tài)輸出門（TSL門）三態(tài)邏輯（Thre

17、e State Logic）輸出門，簡(jiǎn)稱TSL門。它是在一般門電路的基礎(chǔ)上增加控制電路和控制端構(gòu)成的。三態(tài)輸出是指三態(tài)門處于工作狀態(tài)高電平低電平非工作狀態(tài)的高阻態(tài)(禁止態(tài)、開(kāi)路態(tài))第40頁(yè)/共71頁(yè)41/71ABT1T2T3T4T5R1R2R4R3VccVoFR5ENABFENENABFEN&工作原理第41頁(yè)/共71頁(yè)42/71三態(tài)門的用途：在總線傳輸中的應(yīng)用 利用三態(tài)門向同一個(gè)總線MN上輪流傳輸信號(hào)不會(huì)互相干擾。 工作條件是：在任何時(shí)間里只能有一個(gè)三態(tài)門處于工作狀態(tài)，其余的門處于高阻態(tài)。 A1B1EN1&MN總線A2B2EN2AnBnENn第42頁(yè)/共71頁(yè)43/71實(shí)現(xiàn)數(shù)據(jù)

18、雙向傳輸 EN=0，G1高阻，N經(jīng)G2向M送數(shù)據(jù)。 EN=1，G2高阻，M經(jīng)G1向N送數(shù)據(jù)。D0D1EN11MN總線G1G2ENEN第43頁(yè)/共71頁(yè)44/712.4 MOS邏輯門 單極型MOS(Metal Oxide Semiconductor)集成電路分PMOS、NMOS和CMOS三種。 NMOS電氣性能較好，工藝較簡(jiǎn)單，適合制作高性能的存儲(chǔ)器、微處理器等大規(guī)模集成電路。 而由NMOS和PMOS構(gòu)成的互補(bǔ)型CMOS電路以其性能好、功耗低等顯著特點(diǎn)，得到愈來(lái)愈廣泛的應(yīng)用。第44頁(yè)/共71頁(yè)45/71NMOS反相器 T1管為工作管(驅(qū)動(dòng)管、控制管)，T2管為負(fù)載管，故此電路稱為有源負(fù)載反相器。

19、VDDT2T1vOvIVILVIHVOHVOLGGDSSD第45頁(yè)/共71頁(yè)46/71飽和型負(fù)載反相器有兩個(gè)缺點(diǎn)：輸出高電平低。由于負(fù)載管T2導(dǎo)通時(shí)，柵源間至少要保持等于開(kāi)啟電壓VT2的電壓，所以輸出高電平較電源電壓低一個(gè)開(kāi)啟電壓值。為了保證有足夠高的輸出高電平，必須增大電源電壓。為了保證輸出低電平足夠低，要求RDS2相應(yīng)的增大，造成工作管關(guān)閉時(shí)，輸出端雜散電容或負(fù)載電容CO的充電時(shí)間較長(zhǎng)，使輸出電壓上升沿拖長(zhǎng)，降低了工作速度。對(duì)同一個(gè)MOS負(fù)載管，若要提高電路的速度，就必須減小其導(dǎo)通電阻，讓它工作在非飽和區(qū)，即工作在可變電阻區(qū)。這樣，可以提高電路的工作速度，降低電路的功率損耗。第46頁(yè)/共7

20、1頁(yè)47/71非飽和型有源負(fù)載反相器 該反相器負(fù)載管的柵極采用獨(dú)立電源VGG，當(dāng)VGG-VDDVT2時(shí)，負(fù)載管T2工作在非飽和區(qū)。輸出電平可接近VDD值，電路的工作速度提高，功率損耗降低。 缺點(diǎn)是增加了一個(gè)電源。VDDT2T1vOvIVILVIHVOHVOLVGG第47頁(yè)/共71頁(yè)48/71NMOS與非門v當(dāng)輸入A、B都為高電平時(shí)，串聯(lián)的兩個(gè)工作管T1、T2都導(dǎo)通，電路的輸出即為低電平；v當(dāng)輸入A、B中有一個(gè)為低電平時(shí)，則串聯(lián)的兩個(gè)工作管T1、T2中必有一個(gè)截止，則使電路輸出為高電平。VDDT3T2FAT1B第48頁(yè)/共71頁(yè)49/71NMOS或非門VDDT3T1FAT2BBFT1T2T3VD

21、DA第49頁(yè)/共71頁(yè)50/71NMOS 與或非門VDDT5T1FAT3CT2BT4D第50頁(yè)/共71頁(yè)51/71NMOS異或門v當(dāng)A、B都為高電平或都為低電平時(shí)，T1、T2都截止，F(xiàn)1為高電平，F(xiàn)為低電平；v當(dāng)A、B中有一個(gè)為高電平而另一個(gè)為低電平時(shí)，T1和T2中必有一個(gè)管導(dǎo)通，致使F1為低電平，F(xiàn)為高電平。VDDT3T1FAT2BT4T5F1第51頁(yè)/共71頁(yè)52/71NMOS三態(tài)門v當(dāng)E為高電平時(shí)，兩個(gè)或非門G1、G2輸出均為低電平，致使T1、T2管都截止，電路輸出F呈現(xiàn)高阻狀態(tài)；v若E為低電平時(shí)，兩個(gè)或非門G1、G2都起非門作用，若A為低電平時(shí)，或非門G1輸出為高電平，使T1管導(dǎo)通，同

22、時(shí)使G2輸出為低電平，使T2管截止，電路輸出為低電平，F(xiàn)=A。VDDT2T1FAE1111G2G1第52頁(yè)/共71頁(yè)53/712.4.2 CMOS門電路主要介紹以下內(nèi)容：CMOS反相器CMOS與非門CMOS或非門CMOS三態(tài)門CMOS傳輸門 第53頁(yè)/共71頁(yè)54/71CMOS反相器 CMOS反相器是構(gòu)成CMOS集成電路的基本單元。 CMOS 電路的結(jié)構(gòu)特點(diǎn)是：一個(gè)N溝道管和一個(gè)P溝道管配對(duì)使用，即N、P互補(bǔ)。 電源電壓條件：CMOS反相器要求電源電壓大于兩個(gè)管子開(kāi)啟電壓的絕對(duì)值之和。VDDT2(P)T1(N)vOFvIASSGGDDV V V V第54頁(yè)/共71頁(yè)55/71特點(diǎn)CMOS反相器

23、的靜態(tài)功耗非常小(TTL靜態(tài)功耗單位mW)。靜態(tài)：總是一管導(dǎo)通和一管截止，漏電流很小(nA)，靜態(tài)功耗非常小(W)。動(dòng)態(tài)：轉(zhuǎn)換時(shí)電流大(若工作頻率高，功耗mW左右）第55頁(yè)/共71頁(yè)56/71CMOS反相器輸出電壓的上升時(shí)間和下降時(shí)間都比較小，電路的工作速度大為提高。原因：由于CMOS反相器的工作管和負(fù)載管不同時(shí)導(dǎo)通，因此其輸出電壓不取決于兩管的導(dǎo)通電阻之比。這樣，通常可使PMOS負(fù)載管和NMOS工作管的導(dǎo)通電阻都較小。所以，CMOS反相器輸出電壓的上升時(shí)間和下降時(shí)間都比較小，電路的工作速度大為提高。第56頁(yè)/共71頁(yè)57/71CMOS與非門v當(dāng)輸入A、B都為高電平時(shí)，串聯(lián)的NMOS管 T1、

24、T2管都導(dǎo)通，并聯(lián)的PMOS管T3、T4都截止，因此輸出為低電平；v當(dāng)輸入A、B中有一個(gè)為低電平時(shí)，兩個(gè)串聯(lián)的NMOS管中必有一個(gè)截止，于是電路輸出為高電平。VDDT4(P)T2(N)FBAT1(N)T3(P)第57頁(yè)/共71頁(yè)58/71CMOS或非門v當(dāng)輸入A、B至少有一個(gè)高電平時(shí)，并聯(lián)的NMOS管T1和T2中至少有一個(gè)導(dǎo)通，串聯(lián)的PMOS管T3、T4至少有一個(gè)截止，因此輸出為低電平；v當(dāng)輸入A、B都為低電平時(shí)，并聯(lián)NMOS管T1和T2都截止，串聯(lián)PMOS管T3和T4都導(dǎo)通，于是電路輸出為高電平。VDDT2(N)FT1(N)T4(P)BAT3(P)第58頁(yè)/共71頁(yè)59/71CMOS三態(tài)門v

25、當(dāng)控制端E為高電平時(shí) ， N M O S 管 T1和PMOS管T4均截止，電路輸出端F呈現(xiàn)高阻態(tài)；v當(dāng)控制端E為低電平時(shí)，T1和T4管同時(shí)導(dǎo)通，T2和T3管構(gòu)成的CMOS 反相器正常工作。VDDT2(N)FT1(N)T4(P)ENAT3(P)1第59頁(yè)/共71頁(yè)60/71CMOS傳輸門 u它是利用結(jié)構(gòu)上完全對(duì)稱的NMOS管和PMOS管，按閉環(huán)互補(bǔ)形式連接而成的一種雙向傳輸開(kāi)關(guān)。u傳輸門的導(dǎo)通電阻很低，約幾百歐姆，相當(dāng)于開(kāi)關(guān)接通，其截止電阻很高，可大于109歐姆，相當(dāng)于開(kāi)關(guān)斷開(kāi)。接近于理想開(kāi)關(guān)。 u因?yàn)镸OS管的漏極和源極在結(jié)構(gòu)上完全對(duì)稱，可以互換，所以傳輸門的輸入端和輸出端也可以互換。VDDv

26、IvOTPTNCC(a)(a)邏輯電路TGCC(b)(b)邏輯符號(hào)vOvI第60頁(yè)/共71頁(yè)61/71模擬開(kāi)關(guān) 利用CMOS傳輸門和非門可構(gòu)成模擬開(kāi)關(guān)。 當(dāng)C=1時(shí)，模擬開(kāi)關(guān)導(dǎo)通，vO=vI (或vI=vO)； 當(dāng)C=0時(shí)，模擬開(kāi)關(guān)截止，輸入和輸出之間斷開(kāi)。 TGvIvOCC1第61頁(yè)/共71頁(yè)62/712.5 數(shù)字集成電路使用中應(yīng)注意的問(wèn)題2.5.1 TTL使用中應(yīng)注意的問(wèn)題1、電源5V0.5V(5V0.25V)。電源入口加裝濾波電容。邏輯電路與強(qiáng)電控制電路要分別接地。為防止電源輸入端的高頻干擾，可加裝高頻濾波電容。第62頁(yè)/共71頁(yè)63/712、輸入端不能直接與高于+5.5或低于-0.5V的電源相接。多余輸入端不允許懸空。與門、與非門可以將多余輸入端通過(guò)電阻接電源