電子綜合設(shè)計EDA實(shí)驗(yàn)5狀態(tài)機(jī)電路設(shè)計1

1、 電子綜合設(shè)計EDA 實(shí)驗(yàn)報告 - 8 -電子信息學(xué)院實(shí)驗(yàn)報告書課程名：電子綜合設(shè)計EDA 題 目： 實(shí)驗(yàn)5 狀態(tài)機(jī)電路設(shè)計1 實(shí)驗(yàn)類別 【設(shè)計】 班 級： 電子1313 學(xué) 號： 131003430326 姓 名： 吳限 1、 實(shí)驗(yàn)?zāi)康模?） 通過實(shí)驗(yàn)掌握狀態(tài)機(jī)設(shè)計技術(shù)2、 實(shí)驗(yàn)內(nèi)容、要求根據(jù)如下所示狀態(tài)圖及其狀態(tài)機(jī)結(jié)構(gòu)圖要求：（1） 試由b、c兩圖中任選一圖寫出其完整的Verilog程序。（2） 編寫Verilog測試程序，驗(yàn)證編寫的狀態(tài)機(jī)工作的正確性。3、 實(shí)驗(yàn)步驟和程序（1）打開ISE軟件，點(diǎn)擊file新建project。（2）點(diǎn)擊project，新建source：Verilog mo

2、dule。（3）輸入程序代碼，記錄測試數(shù)據(jù)。（4）新建source：Verilog Test Fixture。（5）輸入測試代碼，記錄測試數(shù)據(jù)。實(shí)驗(yàn)程序：module huge1(ina,CLK,RESET,outa);input2:0 ina;input CLK;input RESET;output3:0 outa;reg3:0 state,outa;parameter ST0=4'b1000, ST1=4'b0100, ST2=4'b0010, ST3=4'b0001; always(posedge CLK,negedge RESET)if(!RESET)b

3、eginstate<=ST0;endelsecasex(state)ST0:begin state<=ST1;if(ina=3'b101)outa<=4'b0010;else if(ina=3'b111)outa<=4'b1100;endST1:begin outa<=4'b1101;if(ina=3'b000)state<=ST1;else if(ina=3'b110)state<=ST2;endST2:begin outa<=4'b1111;if(ina=3'b011)s

4、tate<=ST1;else if(ina=3'b100)state<=ST2;elsestate<=ST3;endST3:begin state<=ST0;if(ina=3'b101)outa<=4'b1101;else if(ina=3'b011)outa<=4'b1110;enddefault:state<=ST0;endcaseendmodule測試程序：module huge666;/ Inputsreg 2:0 ina;reg CLK;reg RESET;/ Outputswire 3:0 outa;

5、/ Instantiate the Unit Under Test (UUT)huge1 uut (.ina(ina), .CLK(CLK), .RESET(RESET), .outa(outa);initial begin/ Initialize Inputsina = 3'b111;CLK = 0;RESET = 1;/ Wait 100 ns for global reset to finish#4 RESET=0;#5 RESET=1;#30 ina = 3'b000;#30 ina = 3'b110;#30 ina = 3'b101;#30 ina = 3'b111;#30 ina = 3'b110;#30 ina = 3'b100;#300 $stop; / Add stimulus hereend always #4 CLK=C