出租車自動計費器設計(課程設計報告模板)

1、目目 錄錄1 緒論緒論.11.1 設計背景.11.2 QUARTUS II 簡介.11.3 VHDL 語言基礎 .22 出租車計費器總體設計結構出租車計費器總體設計結構.22.1 系統(tǒng)設計要求和目的.22.2.1 系統(tǒng)設計要求.22.2.1 系統(tǒng)設計目的.22.2 設計思路.32.3 系統(tǒng)總體結構.32.4 出租車計費器系統(tǒng)工作流程圖.43 出租車計費器的實現(xiàn)出租車計費器的實現(xiàn).53.1 出租車計費器的頂層原理圖.53.2 系統(tǒng)各功能模塊的實現(xiàn).53.2.1 計費模塊 JIFEI.53.2.2 計量模塊 JILIANG.63.2.3 顯示控制模塊 SELTIME.73.2.4 顯示模塊 DEL

2、ED .74 出租車計費器系統(tǒng)仿真及分析出租車計費器系統(tǒng)仿真及分析.84.1 計費系統(tǒng)的仿真.84.2 單元模塊的仿真及分析.104.2.1 譯碼顯示模塊的仿真及分析.104.2.2 顯示控制模塊的仿真及分析.124.2.3 計量模塊的仿真及分析.134.2.4 計費模塊的仿真及分析.135 鎖定管腳及硬件實現(xiàn)鎖定管腳及硬件實現(xiàn).145.1 鎖定管腳圖.145.2 硬件實現(xiàn).145.2.1 顯示結果的幾種情況.155.2.2 硬件實現(xiàn)總結.166 設計體會與總結設計體會與總結.17參考文獻參考文獻.18附附 錄錄.191 JILIANG 模塊的 VHDL 編程.192 JIFEI 模塊的 VH

3、DL 編程.213 SELTIME 控制模塊的 VHDL 編程.224 DELED 模塊的 VHDL 編程 .23出租車自動計費器設計11 1 緒論緒論1.11.1 設計背景設計背景隨著我國社會經(jīng)濟的全面發(fā)展，各大中小城市的出租車營運事業(yè)發(fā)展迅速，出租車已經(jīng)成為人們?nèi)粘３鲂羞x擇較為普通的交通工具。于是，出租車行業(yè)以低價高質(zhì)的服務給人們帶來了出行的享受。但是總存在著買賣糾紛困擾著行業(yè)的發(fā)展。而在出租車行業(yè)中解決這一矛盾的最好方法就是改良計價器。汽車計價器是乘客與司機雙方的交易準則，它是出租車行業(yè)發(fā)展的重要標志，是出租車中最重要的工具，它關系著交易雙方的利益。具有良好性能的計價器無論是對廣大出租車

4、司機朋友還是乘客來說都是很必要的。因此，汽車計價器的研究也是具有一定意義的。出租車計費器是出租車營運收費的專用智能化儀表，是出租車市場規(guī)范化，標準化以及減少司機與乘客之間發(fā)生糾紛的重要設備。一種功能完備，簡單易用，計量準確的出租車計費器是加強出租車行業(yè)管理，提高服務質(zhì)量的必需品。本設計就是采用 VHDL 硬件描述語言作為設計手段，采用自己的設計思路，得到一種出租車計價系統(tǒng)的軟件結構，通過 Quartus II 6.0軟件下進行仿真，證明所設計的電路系統(tǒng)完成了出租車計價的功能，各項指標符合設計要求，具有一定的實用性。1.21.2 QUARTUSQUARTUS IIII 簡介簡介QUARTUS I

5、I 是 Altera 公司的綜合性 CPLD/FPGA 開發(fā)軟件，支持原理圖、VHDL、VerilogHDL 等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整 CPLD 設計流程。QUARTUS II 支持 Altera 的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一種綜合性的開發(fā)平臺。Altera QUARTUS II 作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。出租車自動計費器設計21.31.3 VHDLVHDL 語言基礎語言基礎一般而言，一個相對完整的

6、VHDL 語言程序至少應三個基本組成部分：庫（Library）、程序包（Package）使用說明；實體（Entity）說明；實體對應的結構體（Architecture）說明。其中，庫、程序包使用說明用于打開（調(diào)用）本設計實體將要用到的庫、程序包；實體說明用于描述該設計實體與外界的接口信號說明，是可視部分；結構體說明用于描述該設計實體內(nèi)部工作的邏輯關系，是不可視部分。在一個實體中，允許含有一個或多個結構體，而在每一個結構體中又可以含有一個或多個進程以及其他的語句。根據(jù)需要，實體還可以有配置說明語句。配置說明語句主要用于以層次化的方式對特定的設計實體進行元件例化，或是為實體選定某個特定的結構體。2

7、 2 出租車計費器出租車計費器總體設計結構總體設計結構2.12.1 系統(tǒng)設計要求和目的系統(tǒng)設計要求和目的2.2.12.2.1 系統(tǒng)設計要求系統(tǒng)設計要求1.起步價為 5.0 元，起步公里為 3 公里；2.超過 3 公里，每公里按 1 元收費，也可每 0.1 公里按 0.1 元收費；3.等候時間累計 1 分鐘，按每分鐘 0.1 元收費；4.用三個數(shù)碼管顯示總金額，最大值為 99.9 元；用三個數(shù)碼管顯示總里程，最大值 99.9 公里；用兩個數(shù)碼管顯示等待時間，最大值 99 分鐘。2.2.12.2.1 系統(tǒng)設計目的系統(tǒng)設計目的1.通過這次實驗設計使我們加深對 EDA 技術與數(shù)字系統(tǒng)設計相關理論和概念

8、的理解，培養(yǎng)我們的理論聯(lián)系實際的能力，特別是實際動手能力。2.學習使用 QUARTUS II 軟件設計。 3.根據(jù)原理圖學會用 VHDL 語言設計時序電路。4.學會繪制功能仿真波形圖。出租車自動計費器設計32.22.2 設計思路設計思路根據(jù)設計要求，電路具有計時、計程、計費功能，用數(shù)碼管顯示行駛公里數(shù)、等待時間、收費金額，行車里程和等待時間的處理電路將汽車行駛的里程數(shù)、轉(zhuǎn)換成與之成正比的計費脈沖，然后由計費電路轉(zhuǎn)換成收費金額，實驗中以一個脈沖模擬汽車前進十米，則每 100 個脈沖表示 1 公里，3 公里以后每 0.1公里產(chǎn)生一個計費脈沖，一個 1HZ 的脈沖用來表示等待時間，60 個脈沖代表

9、1分鐘，1 分鐘即 60 個脈沖產(chǎn)生一個等待計費脈沖，然后用計費電路對計費脈沖進行計費。2.32.3 系統(tǒng)總體結構系統(tǒng)總體結構圖 2-1 系統(tǒng)總體結構圖出租車計費器的組成如上圖所示，通過控制模塊以高低脈沖模擬出租汽車啟動、行駛、暫停，具有控制作用；通過控制模塊控制出租車的狀態(tài)來選擇出租車是計里程還是計等待時間，相應產(chǎn)生的時間計費脈沖信號和里程脈沖信號來計費，譯碼/動態(tài)掃描模塊將等待時間、路程與費用的數(shù)值譯碼后用動態(tài)掃描出租車自動計費器設計4的方式驅(qū)動數(shù)碼管；數(shù)碼管顯示模塊將里程數(shù)、等待時間和計費金額用數(shù)碼管顯示。2.42.4 出租車計費器系統(tǒng)工作流程圖出租車計費器系統(tǒng)工作流程圖圖 2-2 出租

10、車計費系統(tǒng)工作流程圖出租車載客后，啟動計費器，整個系統(tǒng)開始工作，進入初始化狀態(tài)，即計程從 0 開始，計費從 5.0 元開始。再根據(jù) BREAK 信號判斷行駛還是暫停。若是行駛狀態(tài)，計費器開始進行里程計數(shù)，當里程超過 3 公里時，計費器開始累加，按每 0.1 公里收費 0.1 元計算，計程器則繼續(xù)，否則計費器不變。若是暫停狀態(tài)，計費器開始進行等候時間計數(shù)，當?shù)群驎r間累計 1 分鐘，則每分鐘 0.1 元計費。最后將等候時間、里程、計費都顯示出來。出租車自動計費器設計53 3 出租車計費器的實現(xiàn)出租車計費器的實現(xiàn)3.13.1 出租車計費器的頂層原理圖出租車計費器的頂層原理圖圖 3-1 出租車計費器頂

11、層原理圖原理圖中輸入部分分別是 CLK：秒脈沖信號，1 個脈沖代表 1 秒，則 60 個脈沖表示 1 分鐘。CLK1：10 米脈沖信號，1 個脈沖代表 10 米，則 10 個脈沖表示 100 米，100 個脈沖代表 1 公里。START:計程車開啟信號；DRIVE：計費器啟動信號；BREAK：等待信號，SEL 為計數(shù)控制信號輸出端。3.23.2 系統(tǒng)各功能模塊的實現(xiàn)系統(tǒng)各功能模塊的實現(xiàn)3.2.13.2.1 計費模塊計費模塊 JIFEIJIFEI計費（JIFEI）模塊也是本系統(tǒng)的核心，完成起步價計費，等待時間計費，出租車自動計費器設計6里程計費功能。計費器啟動，顯示起步價 5.0 元，之后每來一

12、個行駛里程計費脈沖或者等待時間計費脈沖，計費金額自動加 0.1 元。計費顯示用 3 位數(shù)碼管，所以計費最大值為 99.9 元。其中 CH2 表示費用的十位，CHI 表示費用的個位，CH0 表示費用的十分位。B 為等待時間計費脈沖信號或里程計費脈沖信號。圖 3-2 JIFEI 模塊圖3.2.23.2.2 計量模塊計量模塊 JILIANGJILIANG圖 3-3 JILIANG 模塊圖本模塊是系統(tǒng)的核心模塊之一，能夠?qū)ν獠康男旭偩嚯x脈沖、等待時間脈沖進行計數(shù)。因為行駛距離每脈沖代表 10 米，所以計滿 100 個數(shù)就輸出一個行駛距離計費脈沖，因為 3 公里之內(nèi)屬于起步價，所以前 3 公里內(nèi)不輸出行

13、駛距離計費脈沖，因為用 3 位數(shù)碼管來顯示行駛距離，其中兩位整數(shù)，一位小數(shù)，所以行駛距離最小分辨率為 0.1 公里，行駛距離脈沖每計 10 個數(shù)，行駛距離輸出加 0.1，行駛距離最大值為 99.9 公里。其中 KM2 為里程的十位，KM1 為里程的個位，KM0 為里程的十分位。等待時間脈沖頻率為 1HZ，所以一個脈沖代表 1秒，60 個等待脈沖是 1 分鐘，輸出等待時間加 1，等待時間滿 1 分鐘計一次費，所以對等待時間脈沖計數(shù)，計滿 60 個數(shù)就輸出一個等待計費脈沖。等待時間最出租車自動計費器設計7大值為 99 分鐘。MIN1 為等待時間的十位，MIN0 為等待時間的個位。將行駛距離、等待時

14、間送到 SELTIME 模塊，時間與里程計費脈沖送到計費模塊完成里程、等待時間的計費功能。B1 為超過 3 公里后，每 0.1 公里產(chǎn)生的計費脈沖。B2 為每等待一分鐘產(chǎn)生的計費脈沖。3.2.33.2.3 顯示控制模塊顯示控制模塊 SELTIMESELTIME圖 3-4 SELTIME 模塊圖SELTIME 模塊起顯示控制作用，控制等待時間、行駛里程、費用在數(shù)碼管上的顯示位置。sel 為計數(shù)控制信號輸出端，功能主要是利用其計數(shù)的八個狀態(tài)，使 daout 在其每個狀態(tài)下選擇某一輸入數(shù)據(jù)，進而將選擇的的數(shù)據(jù)送入到DELED 模塊。dp 為小數(shù)點脈沖控制信號，當該模塊輸出的值為里程的個位、費用的個位

15、時，需要考慮小數(shù)點的存在，即此時 dp=1，在其他不需要小數(shù)點的情況下，dp=0，最后 dp 將信號輸出到 DELED 模塊。3.2.43.2.4 顯示模塊顯示模塊 DELEDDELED出租車自動計費器設計8圖 3-5 DELED 模塊圖DELED 模塊把送入的每個四位數(shù)據(jù)轉(zhuǎn)換為 7 段碼送出顯示，能夠使數(shù)碼管正常顯示送入的數(shù)據(jù)。其中 DP 為小數(shù)點輸入信號。4 4 出租車計費器系統(tǒng)仿真及分析出租車計費器系統(tǒng)仿真及分析4.14.1 計費系統(tǒng)的仿真計費系統(tǒng)的仿真圖 4-1 出租車啟動時計費系統(tǒng)功能仿真圖由圖 4-1 可知，當出租車未啟動時，里程、等待時間、費用均為 0。出租出租車自動計費器設計9

16、車剛啟動時，里程、等待時間為 0，費用為出租車起步價 5 元。圖 4-2 出租車等待時計費系統(tǒng)功能仿真圖由圖 4-2 可知，當出租車在等待過程中，行駛里程 16.2 公里，等待時間為32 分鐘時，出租車的費用為：5+（16.2-3）1+320.1=21.4 元，與仿真結果一致。圖 4-3 出租車行駛時計費系統(tǒng)功能仿真圖由圖 4-3 可知，當出租車行駛到 66.6 千米，等待時間 60 分鐘時，由仿真結果可得出費用為 74.6 元；根據(jù)設計要求計算可得費用為：5+（66.6-3）1+600.1=74.6 元。仿真結果與計算值一致，驗證了設計的正確性。出租車自動計費器設計10圖 4-4 出租車停車

17、時計費系統(tǒng)功能仿真圖當出租車停車時，出租車上的時間、里程和費用清零，為下次計費的開始做準備。4.24.2 單元模塊的仿真及分析單元模塊的仿真及分析4.2.14.2.1 譯碼顯示模塊的仿真及分析譯碼顯示模塊的仿真及分析圖 4-5 譯碼顯示模塊的功能仿真圖圖 4-5 為譯碼顯示模塊的功能仿真波形圖，DP、S 為信號輸入端，也是顯出租車自動計費器設計11示控制模塊的信號輸出端口，ABCDEFGH 八個端口為八位二進制的輸出端口。假設 DOUT=“HGFEDCBA”,由上圖可以看出：1. DP=0 時：當 S(3 downto 0)=”0000”,則 DOUT=”00111111”；當 S(3 dow

18、nto 0)=”0001”,則 DOUT=”00000110”；當 S(3 downto 0)=”0010”,則 DOUT=”01011011”；當 S(3 downto 0)=”0011”,則 DOUT=”01001111”；當 S(3 downto 0)=”0100”,則 DOUT=”01100110”；當 S(3 downto 0)=”0101”,則 DOUT=”01101101”；當 S(3 downto 0)=”0110”,則 DOUT=”01111101”；當 S(3 downto 0)=”0111”,則 DOUT=”00000111”；當 S(3 downto 0)=”1000”

19、,則 DOUT=”01111111”；當 S(3 downto 0)=”1001”,則 DOUT=”01101111”；當 S(3 downto 0)等于上述值以外的值時，則 DOUT=”00000000”。2. DP=1 時：當 S(3 downto 0)=”0000”,則 DOUT=”10111111”；當 S(3 downto 0)=”0001”,則 DOUT=”10000110”；當 S(3 downto 0)=”0010”,則 DOUT=”11011011”；當 S(3 downto 0)=”0011”,則 DOUT=”11001111”；當 S(3 downto 0)=”0100”

20、,則 DOUT=”11100110”；當 S(3 downto 0)=”0101”,則 DOUT=”11101101”；當 S(3 downto 0)=”0110”,則 DOUT=”11111101”；當 S(3 downto 0)=”0111”,則 DOUT=”10000111”；當 S(3 downto 0)=”1000”,則 DOUT=”11111111”；當 S(3 downto 0)=”1001”,則 DOUT=”11101111”；當 S(3 downto 0)等于上述值以外的值時，則 DOUT=”10000000”。出租車自動計費器設計124.2.24.2.2 顯示控制模塊的仿真

21、及分析顯示控制模塊的仿真及分析圖 4-6 顯示控制模塊的功能仿真圖圖 4-6 為顯示控制模塊功能仿真圖，其中 clk 為時鐘脈沖輸入端，sel 為計數(shù)控制信號輸出端，daout 為 sel 所控制狀態(tài)下的輸出到數(shù)碼管的位選信號，dp 為小數(shù)點控制輸出信號?？梢钥闯?，當時鐘沿上升時刻到來時，計數(shù)器的輸出 sel 就自動加 1,當計數(shù)器輸出端加到“111”時，再來一個脈沖上升沿，則計數(shù)的輸出端 sel 變?yōu)椤?00”，該顯示控制模塊的功能主要是利用其計數(shù)的八個狀態(tài)，進而去輪流控制數(shù)碼管的位選信號。由圖 4-6 可知：當 sel=“000”時，則 daout=CH0；當 sel=“001”時，dao

22、ut=CH1；當 sel=“010”時，daout=CH2；當 sel=“011”時，daout=KM0；當 sel=“100”時，daout=KM1；當 sel=“101”時，daout=KM2；當 sel=“110”時，daout=MIN0；當sel=“111”時，daout=MIN1。由于 KM1、CH1 表示里程的個位和費用的個位，其后都存在小數(shù)，故在設計中當顯示 KM1、CH1 時須加入小數(shù)點，此時dp=1，在其他沒有小數(shù)點的情況時 dp=0。出租車自動計費器設計134.2.34.2.3 計量模塊的仿真及分析計量模塊的仿真及分析圖 4-7 計量模塊的功能仿真圖圖 4-7 為計量模塊的

23、功能仿真圖，START 信號為高電平時（即出租車啟動）。當 DRIVE 為高電平且 BREAK 為低電平時，出租車為行駛狀態(tài)，此時里程計數(shù)模塊開始計數(shù)，每經(jīng)過 10 個 CLK1 脈沖信號，里程加 0.1 公里，當里程計數(shù)大于 3 公里時，每計 0.1 公里產(chǎn)生 1 個 B1 脈沖信號。當 DRIVE 為高電平且 BREAK為高電平時，出租車為暫停狀態(tài)，此時等待時間計數(shù)模塊開始計數(shù)，每經(jīng)過 60個 CLK 脈沖信號，時間加 1 分鐘，每計 1 分鐘產(chǎn)生一個 B2 脈沖信號。B1 和 B2分別為里程計費脈沖和等待時間計費脈沖。4.2.44.2.4 計費模塊的仿真及分析計費模塊的仿真及分析圖 4-

24、8 計費模塊的功能仿真圖圖 4-8 為計費模塊的功能仿真圖當 START 處于高電平且 DRIVE 處于高電平時，每送入一個計費脈沖且計費脈沖處于上升沿時，CH0 自動加 1（即每送入一出租車自動計費器設計14個計費脈沖加 0.1 元）。CH0、CH1、CH2 為十進制計數(shù)。CH2 表示費用的十位，CH1 表示費用的個位，CH0 表示費用的十分位，計費的最大值為 99.9 元。5 5 鎖定管腳及硬件實現(xiàn)鎖定管腳及硬件實現(xiàn)5.15.1 鎖定管腳圖鎖定管腳圖在驗證出租車計費器系統(tǒng)的功能之前，需要清楚實驗箱與各個信號之間的對應關系，參照資料得出本設計中各引腳的對應情況如下：圖 5-1 頂層原理圖5.

25、25.2 硬件實現(xiàn)硬件實現(xiàn)通過硬件下載，該電路可以完成硬件實現(xiàn)，芯片管腳定義可以直接用編輯pin 文件。完成管腳定義后選擇器件，編譯后生成.sof 文件。選擇.sof 文件進行下載。下載完成后，將第一全局時鐘 CLK1 的跳線器接 1Hz(作為秒脈沖信號)，將第二全局時鐘 CLK2 的跳線器接 1Hz(作為十米脈沖信號)，將第三全局時鐘 CLK3的跳線器接 32768Hz，用撥位開關模擬控制出租車的啟動、行駛、暫停。觀察出租車自動計費器設計15數(shù)碼管上數(shù)據(jù)的變化是否符合設計標準。在試驗箱上八個數(shù)碼管從左至右分別顯示的是：等待時間的十位、等待時間的個位、里程的十位、里程的個位、里程的十分位、費用

26、的十位、費用的個位、費用的十分位。5.2.15.2.1 顯示結果的幾種情況顯示結果的幾種情況圖 5-2 驗證結果 1圖 5-2 表示出租車等待了 1 分鐘，行駛了 3.9 公里，即時車費為 6.0 元。根據(jù)設計要求計算所得費用為：5 元+（3.9-3）公里1 元/公里+1 分鐘0.1元/分鐘=6.0 元，計算結果與試驗箱上所得顯示結果相同。圖 5-3 驗證結果 2出租車自動計費器設計16圖 5-3 表示出租車等待了 3 分鐘，行駛了 6.8 公里，即時車費為 9.1 元。根據(jù)設計要求計算所得費用為：5 元+（6.8-3）公里1 元/公里+3 分鐘0.1元/分鐘=9.1 元，計算結果與試驗箱上所

27、得顯示結果相同。在試驗箱驗證過程中，我們可以看到，八位數(shù)碼管的右三位顯示起步價05.0，中間三個數(shù)碼管在以 0.1 為步長進行加法顯示行駛里程，當行駛里程超過 3 公里之后，每 0.1 公里計費金額加 0.1 元，當我們按下等待暫停鍵，每分鐘左邊兩個數(shù)碼管加 1，其顯示的等待時間，當?shù)却龝r間到 1 分鐘時，計費金額加 0.1 元，由此我們可以判斷，系統(tǒng)設計符合要求。5.2.25.2.2 硬件實現(xiàn)總結硬件實現(xiàn)總結通過對每一模塊的仿真和下載，可以實現(xiàn)各個模塊的邏輯功能，驗證了各個模塊的正確性。在出租車計費系統(tǒng)的 4 個模塊中，重點在于計量模塊（JILIANG），計費模塊（JIFEI），顯示控制模塊

28、（SELTIME），譯碼顯示模塊（DELED）。JILIANG 模塊主要有汽車的開始、運行、暫停，JILIANG 模塊主要記錄出租車的行駛里程和等待時間，并將等待時間計費脈沖和行駛里程計費脈沖送入 JIFEI 模塊；JIFEI 模塊主要是完成起步價計費、等待時間計費、行駛里程計費，并完成總費用；SELTIME 模塊起顯示控制作用，控制等待時間、行駛里程、費用在八個數(shù)碼管上的位置。DELED 模塊是把送入的每個四位數(shù)據(jù)轉(zhuǎn)換為 7 段碼，從而能在數(shù)碼管上正確的顯示。這四個模塊的組合成完整的出租車系統(tǒng)，在設計過程中還需要改進的是控制出租車計費系統(tǒng)的控制功能。 出租車計費器系統(tǒng)的設計已全部完成，能按預

29、期的效果進行模擬汽車開始、啟動、暫停、停止等功能，由數(shù)碼管顯示出租車等待時間，行駛里程，費用。車暫等待時停止行駛里程計費，車費僅由等待時間計費；出租車正常行駛時，僅根據(jù)里程收費方式。若停止則車費清零，等待下一次計費的開始。出租車計費系統(tǒng)的設計中體現(xiàn)了 VHDL 覆蓋面廣，描述能力強，是一個多層次的硬件描述語言本設計在實用方面具有一定的價值。 該計費器實現(xiàn)了按預置參數(shù)自動計費(最大計費金額為 99.9 元)、自動計程(最大計程公里數(shù)為 99.9 公里)等功能；能夠?qū)崿F(xiàn)起步價、每公里收費、等待時間計費的參數(shù)預置(如：起步價 5.0 元；3 公里后 1 元每公里；等待時間 0.1 元每分鐘)，且預置

30、參數(shù)可調(diào)范圍廣。由于采用 CPLD 大規(guī)?？删幊踢壿嬈骷?，整機功耗小、抗干擾能力強、系統(tǒng)穩(wěn)定、工作可靠、升級方便。出租車自動計費器設計176 6 設計體會與總結設計體會與總結通過這次緊張而又充實的 EDA 課程設計，我感受到了 VHDL 語言和普通軟件語言之間的區(qū)別，也能夠更加熟練地運用 VHDL 語言進行邏輯電路的設計了，受益匪淺。我們所做的課題是出租車計費器的設計。老師給了我們課程設計題目，在這半個月的實驗操作中，不斷的完善自己的設計要求，將自己的想法融入到實驗的程序中去。最終通過仿真達到了自己預想的效果。有種先苦后甜的成就感。同時在本次試驗中，我們熟練的掌握了 Quartus II 軟件

31、的使用。學會了如何把自己所設計的程序，通過軟件用波形仿真出來，再通過試驗箱仿真出來。在這次課程設計過程中，要感謝陳老師在課程設計上給予我的幫助，提供給我的支持與建議，特別是幫助我解決了我半個月來一直遇到的運行程序警告多的問題，這是我能順利完成這次報告的主要原因，讓我能把課程設計做得更加完善。在此期間，我不僅學到了許多新知識，而且也開闊了視野，提高了自己的設計能力。其次，我要感謝幫助過我的同學們，他們也為我解決了不少難題。這些東西是無法再平時上課的過程中學到的，實踐出真知，只有在實驗中我們才能更好的學到東西，不用紙上談兵，做無用功。出租車自動計費器設計18參考文獻參考文獻1 徐飛.EDA 技術與

32、實踐M.北京：清華大學出版社，2011.2 王行，李衍.EDA 技術入門與提高M.西安：西安電子科技大學出版社，2005.3 劉昌華.數(shù)字邏輯 EDA 設計與實踐M.北京：國防工業(yè)出版社，2011.4 李蓉.基于 VHDL 語言的出租車自動計費器的設計J.科技風，2008,24:33.出租車自動計費器設計19附附 錄錄1 1 JILIANGJILIANG 模塊的模塊的 VHDLVHDL 編程編程LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL

33、;ENTITY JILIANG IS PORT(CLK,CLK1 : IN STD_LOGIC; START : IN STD_LOGIC; DRIVE : IN STD_LOGIC; BREAK : IN STD_LOGIC; B1,B2 : OUT STD_LOGIC; KM2,KM1,KM0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); MIN1,MIN0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END JILIANG;ARCHITECTURE BEHAVE OF JILIANG IS SIGNAL R1:INTEGER RANGE

34、0 TO 9; SIGNAL K:STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL K2,K1,K0 :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL W1:INTEGER RANGE 0 TO 59; SIGNAL M1:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL M0:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN RUN:PROCESS(CLK1,DRIVE,BREAK,K0,K1,K2) BEGIN IF START=1 THEN IF DRIVE=0 THEN K0=0000;K1

35、=0000;K2=0000;R1=0; ELSIF CLK1EVENT AND CLK1=1 THEN IF DRIVE=1AND BREAK=0 THEN IF R1=9 THEN R1=0; IF K0=1001 THEN K0=0000;k1=k1+1; IF K1=1001 THEN K1=0000;k2=k2+1; IF K2=1001 THEN K2=0000;出租車自動計費器設計20 ELSE K2=K2+1; END IF; ELSE K1=K1+1; END IF; ELSE K0=K0+1; END IF; ELSE R1=R1+1;B1=0; END IF; K00000

36、010 THEN IF R19 THEN R1=R1+1;B1=0; ELSE R1=0; B1=1; END IF; END IF; END IF; END IF; ELSE K0=0000;K1=0000;K2=0000; END IF; KM0=K0;KM1=K1;KM2=K2; END PROCESS;PAUSE:PROCESS(CLK,DRIVE,BREAK,M0,M1) BEGINIF START=1 THEN IF DRIVE=0 THEN M0=0000;M1=0000;W1=0; ELSIF CLKEVENT AND CLK=1 THEN IF DRIVE=1 AND BRE

37、AK=1THEN IF W1=59 THEN W1=0;B2=1; IF M0=1001THEN M0=0000; M1=M1+1; IF M1=1001THEN M1=0000; ELSE M1=M1+1; END IF; ELSE M0=M0+1; END IF; ELSE W1=W1+1;B2=0; END IF; END IF; END IF; ELSE M0=0000;M1=0000; END IF; MIN0=M0; MIN1=M1; END PROCESS;END ARCHITECTURE ;出租車自動計費器設計212 2 JIFEIJIFEI 模塊的模塊的 VHDLVHDL 編

38、程編程 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JIFEI IS PORT(B :IN STD_LOGIC; START:IN STD_LOGIC; DRIVE:IN STD_LOGIC; CH2,CH1,CH0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END JIFEI; ARCHITECTURE BEHAVE OF JIFEI IS SIGNAL C2,C1,C0:STD_LO

39、GIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(B,DRIVE,C0,C1,C2) BEGIN IF DRIVE=0 THEN C0=0000;C1=0101;C2=0000; ELSIF DRIVE=1 THEN IF BEVENT AND B=1 THEN IF C0=1001 THEN C0=0000; IF C1=1001THEN C1=0000; IF C2=1001THEN C2=0000; ELSE C2=C2+1; END IF; ELSE C1=C1+1;END IF;ELSE C0=C0+1; END IF; END IF;END IF;ELSE C0=0000;C1=0000;C2=0000;END IF;CH0=C0;CH1=C1;CH2=C2; END PROCESS; END;出租車自動計費器設計223 3 SELTIMESELTIME 控制模塊的控制模塊的 VHDLVHDL 編程編程librar