EDA課設(shè)指導(dǎo)書

1、EDA基礎(chǔ)課程設(shè)計(jì)指導(dǎo)書中原工學(xué)院信息商務(wù)學(xué)院2008年7月4位加法器的設(shè)計(jì)一、設(shè)計(jì)目的本課程設(shè)計(jì)的目的，旨在通過上機(jī)實(shí)驗(yàn)，使學(xué)生加深理解EDA技術(shù)的基本方法，幫助和培養(yǎng)學(xué)生建立利用原理圖進(jìn)行電路設(shè)計(jì)的基本方法和利用EDA工具軟件（MAX+plus或Quartus7.2）設(shè)計(jì)簡(jiǎn)單數(shù)字電子系統(tǒng)的能力。通過該課程設(shè)計(jì)，使學(xué)生掌握原理圖輸入法及層次化設(shè)計(jì)的操作步驟，掌握設(shè)計(jì)電路原理圖的編輯、編譯、仿真等操作方法，為以后從事有關(guān)數(shù)字電子系統(tǒng)方面的設(shè)計(jì)和研究開發(fā)工作打下基礎(chǔ)。二、設(shè)計(jì)任務(wù)以Altera公司的MAX+plus或Quartus7.2為工具軟件，采用原理圖輸入法設(shè)計(jì)一個(gè)4位的加法器，該四位加法

2、器由以下三個(gè)步驟完成：（1）采用原理圖輸入法設(shè)計(jì)半加器h_adder，生成元件符號(hào)，并仿真驗(yàn)證設(shè)計(jì)結(jié)果；（2）采用層次化原理圖輸入法設(shè)計(jì)1位全加器f_adder，生成元件符號(hào)，并仿真驗(yàn)證設(shè)計(jì)結(jié)果；（3）在1位全加器的基礎(chǔ)上，設(shè)計(jì)4位加法器。三、 設(shè)計(jì)步驟1. 半加器的設(shè)計(jì)（1）元件選擇在MAX+plus II工具軟件的元件庫中已經(jīng)有與門、或門、與非門和異或門等元件，在設(shè)計(jì)中可直接調(diào)用這些元件，實(shí)現(xiàn)電路設(shè)計(jì)。圖1 半加器原理圖 在元件選擇對(duì)話框的符號(hào)庫“Symbol Libraries”欄目中，用鼠標(biāo)雙擊基本元件庫文件夾“d:maxplus2max2libprim”后，在符號(hào)文件“Symbol

3、Files”欄目中列出了該庫的基本元件的元件名，例如and2(二輸入端的與門)、xor(異或門)、VCC(電源)、input(輸入)和output(輸出)等。在元件選擇對(duì)話框的符號(hào)名“Symbol Name”欄目?jī)?nèi)直接輸入xor，或者在“Symbol Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號(hào)。用上述同樣的方法也可以得到其他元件符號(hào)。（2）編輯半加器的原理圖半加器邏輯電路圖如圖1所示，它由1個(gè)異或門和1個(gè)與門構(gòu)成，a、b是輸入端，SO是和輸出端，CO是向高位的進(jìn)位輸出端。 在元件選擇對(duì)話框的符號(hào)名“Symbol Name”欄目?jī)?nèi)直接輸入xor，或者在“Symbol

4、 Files”欄目中，用鼠標(biāo)雙擊“xor”元件名，即可得到異或門的元件符號(hào)。用上述同樣的方法也可以得到與門及輸入端和輸出端的元件符號(hào)。用鼠標(biāo)雙擊輸入或輸出元件中原來的名稱，使其變黑后就可以進(jìn)行名稱修改，用這種方法把兩個(gè)輸入端的名稱分別更改為“a”和“b”，把兩個(gè)輸出端的名稱分別更改為“SO”和“CO”，然后按照?qǐng)D1所示的半加器邏輯電路的連接方式，用鼠標(biāo)將相應(yīng)的輸入端和輸出端及電路內(nèi)部連線連接好，并以“h_addergdf”(注意后綴是gdf)為文件名，存在自己建立的工程目錄d:myedamygdf內(nèi)。進(jìn)行存盤操作時(shí)，系統(tǒng)在彈出的存盤操作對(duì)話框中，自動(dòng)保留了上一次存盤時(shí)的文件名和文件目錄，不要隨

5、意單擊“OK”按鈕結(jié)束存盤，一定要填入正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是上機(jī)實(shí)驗(yàn)時(shí)最容易忽略和出錯(cuò)的地方。 （3）編譯設(shè)計(jì)圖形文件 設(shè)計(jì)好的圖形文件一定要通過MAX+plus II的編譯。在MAX+plus II集成環(huán)境下，執(zhí)行“MAX+plus”菜單下的“Compiler”命令，在彈出的編譯對(duì)話框中單擊“Start”按鈕，即可對(duì)h_addergdf文件進(jìn)行編譯。 在編譯中，MAX+plus II自動(dòng)完成編譯網(wǎng)表提取(Compiler Netlist Extractor)、數(shù)據(jù)庫建立(Database Builder)、邏輯綜合(Logic Synthesize

6、r)、邏輯分割(Partitioner)、適配(Fitter)、延時(shí)網(wǎng)表提取(Timing SNF Extractor)和編程文件匯編(Assembler)等操作，并檢查設(shè)計(jì)文件是否正確。存在錯(cuò)誤的設(shè)計(jì)文件是不能將編譯過程進(jìn)行到底的，此時(shí)計(jì)算機(jī)會(huì)中斷編譯，并在編譯(Compiler)對(duì)話框中指出錯(cuò)誤類型和個(gè)數(shù)。（4）生成元件符號(hào) 在MAX+plus II集成環(huán)境下，執(zhí)行“File”菜單下的“Create Default Symbol”命令，將通過編譯的GDF文件生成一個(gè)元件符號(hào)，并保存在工程目錄中。這個(gè)元件符號(hào)可以被其他圖形設(shè)計(jì)文件調(diào)用，實(shí)現(xiàn)多層次的系統(tǒng)電路設(shè)計(jì)。（5）功能仿真設(shè)計(jì)文件 仿真，

7、也稱為模擬(Simulation)；是對(duì)電路設(shè)計(jì)的一種間接的檢測(cè)方法。對(duì)電路設(shè)計(jì)的邏輯行為和功能進(jìn)行模擬檢測(cè)，可以獲得許多設(shè)計(jì)錯(cuò)誤及改進(jìn)方面的信息。對(duì)于大型系統(tǒng)的設(shè)計(jì)，能進(jìn)行可靠、快速、全面的仿真尤為重要。 建立波形文件 進(jìn)行仿真時(shí)需要先建立仿真文件。在Max+p1us II環(huán)境執(zhí)行“File”的“New”命令，再選擇彈出的對(duì)話框中的Waveform Editor fi1e項(xiàng)，波形編輯窗口即被打開。 輸入信號(hào)節(jié)點(diǎn) 在波形編輯方式下，執(zhí)行“Node”的“Nodes from SNF”命令，彈出輸入節(jié)點(diǎn)“Enter Nodes from SNF”對(duì)話框，在對(duì)話框中首先單擊“List”按鈕，這時(shí)在對(duì)

8、話框左邊的“Available NodesGroups” (可利用的節(jié)點(diǎn)與組)框中將列出該設(shè)計(jì)項(xiàng)目的全部信號(hào)節(jié)點(diǎn)。若在仿真中只需要觀察部分信號(hào)的波形，則首先用鼠標(biāo)將選中的信號(hào)名點(diǎn)黑，然后單擊對(duì)話框中間的“=>”按鈕，選中的信號(hào)即進(jìn)入到對(duì)話框右邊的“Selected NodesGroups”(被選擇的節(jié)點(diǎn)與組)框中。如果需要?jiǎng)h除“被選擇的節(jié)點(diǎn)與組”框中的節(jié)點(diǎn)信號(hào)，也可以用鼠標(biāo)將其名稱點(diǎn)黑，然后單擊對(duì)話框中間的“<="按鈕。節(jié)點(diǎn)信號(hào)選擇完畢后，單擊“OK”按鈕即可。 設(shè)置波形參量 在波形編輯對(duì)話框中調(diào)入了半加器的所有節(jié)點(diǎn)信號(hào)后，還需要為半加器輸入信號(hào)a和b設(shè)定必要的測(cè)試電平等

9、相關(guān)的仿真參數(shù)。如果希望能夠任意設(shè)置輸入電平位置或設(shè)置輸入時(shí)鐘信號(hào)的周期，可以在Options選項(xiàng)中，取消網(wǎng)格對(duì)齊Snap to Grid的選擇(取消鉤)。 設(shè)定仿真時(shí)間寬度 在仿真對(duì)話框，默認(rèn)的仿真時(shí)間域是1S。如果希望有足夠長(zhǎng)的時(shí)間觀察仿真結(jié)果，可以選擇“File”命令菜單中的“End Time”選項(xiàng)，在彈出的“End Time”對(duì)證框中，填入適當(dāng)?shù)姆抡鏁r(shí)間域(如5S)即可。 加入輸入信號(hào)為輸入信號(hào)a和b設(shè)定測(cè)試電平的方法及相關(guān)操作如教材圖2.31所示，利用必要的功能鍵為a和b加上適當(dāng)?shù)碾娖?，以便仿真后能測(cè)試so和co輸出信號(hào)。 波形文件存盤以“h_adderscf”(注意后綴是scf)為

10、文件名，存在自己建立的工程目錄d:myedamygdf內(nèi)。在波形文件存盤時(shí)，系統(tǒng)將本設(shè)計(jì)電路的波形文件名自動(dòng)設(shè)置為“h_adder.scf”，因此可以直接單擊確定按鈕。 進(jìn)行仿真波形文件存盤后，執(zhí)行“Max+p1us II”選項(xiàng)中的仿真器“Simulator”命令，單擊彈出的“仿真開始”對(duì)話框中的“Start”按鈕，即可完成對(duì)半加器設(shè)計(jì)電路的仿真，可通過觀察仿真波形進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。2. 1位全加器的設(shè)計(jì)（1）編輯1位全加器的原理圖1位全加器可以用兩個(gè)半加器及一個(gè)或門連接而成。其原理圖如圖2所示。在MAX+plus圖形編輯方式下，在用戶目錄中找到自己設(shè)計(jì)的半加器元件h_adder，并把它

11、調(diào)入原理圖編輯框中（調(diào)入兩個(gè)），另外從d:maxplus2max2libprim元件庫中調(diào)出一個(gè)兩輸入端的或門，并加入相應(yīng)的輸入和輸出元件，按照?qǐng)D2所示電路連線，得到1位全加器電路的設(shè)計(jì)結(jié)果。電路中的a和b是兩個(gè)1位二進(jìn)制加數(shù)輸入，cin是低位來的進(jìn)位輸入，sum是和輸出，cout是向高位進(jìn)位輸出。（2）設(shè)計(jì)文件存盤與編譯完成1位全加器電路原理圖的編輯后，以f_addergdf為文件名將1位全加器電路原理圖設(shè)計(jì)文件保存在工程目錄中，“.gdf”表示圖形文件。進(jìn)行存盤操作時(shí)，系統(tǒng)在彈出的存盤操作對(duì)話框中，自動(dòng)保留了上一次存盤時(shí)的文件名和文件目錄，操作者不要隨意單擊“OK”按鈕結(jié)束存盤，一定要填入

12、正確的文件名并選擇正確的工程目錄后，才能單擊“OK”按鈕存盤，這是初學(xué)者上機(jī)實(shí)驗(yàn)時(shí)最容易忽略和出錯(cuò)的地方。圖2 1位全加器原理圖全加器的原理圖文件包括兩個(gè)層次的設(shè)計(jì)。半加器h_adder.gdf是底層設(shè)計(jì)文件，全加器f_adder.gdf是頂層設(shè)計(jì)文件。在編譯頂層文件之前要設(shè)置此文件為頂層文件，操作方法是先打開f_adder.gdf，執(zhí)行“file”菜單下“project”的“set project to current file”命令即可。 完成圖形文件編輯并存盤后，執(zhí)行MAX+plus II的“Compiler”命令對(duì)設(shè)計(jì)文件進(jìn)行編譯，檢查設(shè)計(jì)文件中的錯(cuò)誤。如果設(shè)計(jì)文件不存在錯(cuò)誤，則可以開

13、始進(jìn)一步對(duì)設(shè)計(jì)文件進(jìn)行網(wǎng)表文件提取、設(shè)計(jì)文件排錯(cuò)、邏輯綜合、邏輯分配、適配(結(jié)構(gòu)綜合)、時(shí)序仿真文件提取和編程下載文件裝配等操作。在MAX+plus集成環(huán)境下，執(zhí)行“File”菜單中的“Create Default Symbol”命令，可為通過編譯的圖形設(shè)計(jì)文件產(chǎn)生一個(gè)元件符號(hào)，并被保存在工程目錄中，該元件符號(hào)可以被其他電路系統(tǒng)設(shè)計(jì)調(diào)用，成為該系統(tǒng)的一個(gè)基本元件。其輸入輸出端口名由系統(tǒng)自動(dòng)改為大寫字母。（3）仿真設(shè)計(jì)文件 在MAX+plus波形編輯方式下，編輯f_addergdf的波形文件，并完成輸入信號(hào)a、b和cin輸入電平的設(shè)置。波形文件編輯結(jié)束后也要將波形文件保存在工程目錄中，在存盤操作

14、時(shí)，系統(tǒng)會(huì)自動(dòng)將當(dāng)前設(shè)計(jì)的文件名作為波形文件名，并以.scf為文件類型(例如1位全加器的波形文件是f_adder.scf)，所以操作者可以直接單擊“OK”按鈕結(jié)束波形文件的存盤操作。波形文件存盤后，執(zhí)行啟動(dòng)仿真器“Simulator”命令開始仿真，可通過觀察仿真波形進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。3. 4位加法器的設(shè)計(jì)4位加法器的設(shè)計(jì)中，全加器成為底層文件ain3.0和bin3.0是兩個(gè)4位二進(jìn)制輸入端，cin是低位來得進(jìn)位輸入端，sum3.0是4位和輸出端，cout是向高位進(jìn)位的輸出端。原理圖如圖3所示。圖3 4位加法器原理圖ain3.0的右邊連接了一條粗的信號(hào)線，表示該信號(hào)與有ain3ain0文字

15、標(biāo)注的4個(gè)全加器的ain輸入端連接。同理bin3.0和sum3.0。粗線表示多條信號(hào)線組成的總線，細(xì)線表示單信號(hào)線。用鼠標(biāo)左鍵單擊信號(hào)線，使之變成紅色，然后在紅線上單擊右鍵，選擇“l(fā)ine style”命令，然后選擇相應(yīng)的粗或細(xì)信號(hào)線即可。單擊編輯窗口左邊“A”按鈕可以在信號(hào)線上添加文字標(biāo)注。四、 設(shè)計(jì)要求（1）原理了解，清楚設(shè)計(jì)內(nèi)容；（2）電路原理圖繪制正確；（3）電路仿真結(jié)果滿足系統(tǒng)邏輯功能。五、 時(shí)間安排第一天：了解原理，清楚設(shè)計(jì)內(nèi)容，掌握MAX+plus或Quartus7.2工具軟件的原理圖設(shè)計(jì)方法及仿真第二三天：運(yùn)用PC和MAX+plus或Quartus7.2工具軟件進(jìn)行半加器的原理

16、圖設(shè)計(jì)及仿真、1位全加器的原理圖設(shè)計(jì)及仿真和4位加法器的設(shè)計(jì)與仿真；第四天：檢查仿真結(jié)果；第五天：完成課程設(shè)計(jì)報(bào)告。六、 實(shí)驗(yàn)報(bào)告要求（1）畫出編譯通過后的原理圖（2）繪出生成的元件符號(hào)（3）繪出仿真波形圖（4）實(shí)驗(yàn)結(jié)果分析（5）課程設(shè)計(jì)報(bào)告要求包含：題目、設(shè)計(jì)任務(wù)及要求、設(shè)計(jì)內(nèi)容、設(shè)計(jì)步驟和方法、仿真結(jié)果及分析、心得體會(huì)、參考文獻(xiàn)六、 參考資料1.教材1 江國(guó)強(qiáng)主編。EDA技術(shù)與應(yīng)用（第二版）。北京：電子工業(yè)出版社，2009年2.參考書1 潘松等主編。EDA技術(shù)實(shí)用教程（第二版）?？茖W(xué)出版社，2005年2 宋萬杰等主編。CPLD技術(shù)及其應(yīng)用。西安電子科技大學(xué)出版，1999年3 侯伯亨等主編。

17、VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)。西安電子科技大學(xué)出版社，2002年擴(kuò)展部分： 譯碼器設(shè)計(jì)（選作）一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí)MAX+plus工具軟件的基本功能和使用方法。2、通過上機(jī)實(shí)驗(yàn)掌握Verilog HDL文本輸入語言和設(shè)計(jì)法，學(xué)習(xí)用Verilog HDL語言設(shè)計(jì)3線-8線譯碼器的方法。3、掌握設(shè)計(jì)文本輸入法的編輯、編譯、仿真等操作方法。二、實(shí)驗(yàn)儀器與設(shè)備1、PC機(jī)2、MAX+plus II 軟件三、實(shí)驗(yàn)內(nèi)容以Altera公司的MAX+plus II為工具軟件，采用Verilog HDL文本輸入設(shè)計(jì)法設(shè)計(jì)3線8線譯碼器，生成元件符號(hào)，并仿真驗(yàn)證和分析設(shè)計(jì)結(jié)果。四、實(shí)驗(yàn)原理與步驟設(shè)ENA是

18、低電平有效的使能控制輸入端，C，B，A是數(shù)據(jù)輸入端，Y7Y0是輸出端。3線8線譯碼器的功能表如表1所示。表1 3線8線譯碼器功能表ENACBAY7Y6Y5Y4Y3Y2Y1Y00000111111100001111111010010111110110011111101110100111011110101110111110110101111110111011111111xxx111111111、編輯3線8線譯碼器的源程序3線8線譯碼器的Verilog HDL源代碼如下：module decoder (a,b,c,ena,y);input a,b,c ,ena;output7:0 y;reg7:0

19、y;always beginif(ena = = 1) y='b11111111;elsecase(c,b,a) 'b000: y='b11111110; 'b001: y='b11111101; 'b010: y='b11111011; 'b011: y='b11110111;'b100: y='b11101111; 'b101: y='b11011111; 'b110: y='b10111111; 'b111: y='b01111111; default:

20、 y='b11111111;endcase endendmodule3線8線譯碼器的VHDL源代碼如下：library ieee;use ieee.std_logic_1164.all;entity decode38 is port(a,b,c,ena:in std_logic; y:out std_logic_vector(7 downto 0);end decode38;architecture example of decode38 issignal cba:std_logic_vector(2 downto 0);begincba<=c&b&a;proce

21、ss(c,b,a,ena)beginif(ena='1') then y<="11111111" else case cba is when"000" => y<="11111110" when"001" => y<="11111101" when"010" => y<="11111011" when"011" => y<="11110111" when"100" => y<="11101111" when"101" => y<="11011111" when"110" => y&l