ISE應(yīng)用基礎(chǔ)實驗

1、實驗課程名稱：FPGA原理及應(yīng)用實驗項目名稱ISE應(yīng)用基礎(chǔ)實驗實驗成績實 驗 者潘冬冬專業(yè)班級信息SY1301組 別同 組 者實驗日期2015.11.12ISE應(yīng)用基礎(chǔ)實驗實驗1.1實驗?zāi)康囊籌SE9.1 使用流程實驗（1）熟悉 ISE9.1 開發(fā)環(huán)境，掌握工程的生成方法； （2）熟悉 SEED-XDTK XUPV2Pro 實驗與仿真設(shè)計的環(huán)境； （3）了解 PicoBlaze 8-bit 嵌入式微控制器特點。二Architecture Wizard 與 PACE 實驗（1）熟悉并使用Architecture Wizard； （2）掌握如何例化DCM模塊單元； （3）熟悉并使用PACE。 三綜

2、合技術(shù)實驗（1）學(xué)習(xí)使用保留層次和扇出綜合這些選擇來提高調(diào)試和綜合結(jié)果； （ 2）學(xué)習(xí)讀取 XST 軟件的綜合報告來確認綜合結(jié)果質(zhì)量。1.2實驗內(nèi)容一ISE9.1 使用流程實驗（1）創(chuàng)建工程； （2）添加 HDL 資源文件； （3）配置一個應(yīng)用程序完成設(shè)計； （4）設(shè)計的仿真及實現(xiàn)。 二Architecture Wizard 與 PACE 實驗（1）使用Architecture Wizard生成DCM模塊單元； （2）將例化DCM模塊單元添加到工程； （3）使用PACE進行引腳位置鎖定。 三綜合技術(shù)實驗（1）修改 XST 綜合選項； （2）分析綜合報告。 1.3實驗準備（1）將光盤下03. E

3、xamples of Program 實驗程序目錄下的01. ISE9.1 文件夾拷貝到E：盤根目錄下； （2）將 USB 下載電纜與計算機及 XUPV2Pro 板的 J8 連接好； （3）將 RS232 串口線一端與計算機連接好，另一端與板卡的 J11 相連接； （4）啟動計算機后，將 XUPV2Pro 板的電源開關(guān) SW11 打開到 ON 上。觀察 XUPV2Pro 板上的2.5V，3.3V，1.5V 的電源指示燈是否均亮，若有不亮的，請斷開電源，檢查電源。1.4實驗步驟一ISE9.1 使用流程實驗（1） 創(chuàng)建工程 1）雙擊桌面 Xilinx ISE9.1 快捷方式打開 ISE 工程管理器

4、（Project Navigator）。 2） 打開 Project Navigator 后，選擇 File New Project ，彈出新建工程對話框；3）在工程路徑中單擊“”按鈕，將工程指定到如下目錄，單擊確定。 Verilog 使用者：E: 01. ISE9.1xupv2pro labs veriloglab1 VHDL 使用者：E: 01. ISE9.1xupv2pro labsvhdllab1 4）在工程名稱中輸入 Flow_lab，點擊 Next 按鈕，彈出器件特性對話框。器件族類型（Device Family）選擇“Virtex2P”，器件型號（Device）選“XC2VP30

5、 ff896 -7”，綜合工具（Synthesis Tool）選“XST (VHDL/Verilog)”，仿真器（Simulator）選“ISE Simulator”，如圖所示。5）單擊 Next 按鈕，彈出創(chuàng)建新資源（Create New Soure）對話框，可以使用這個對話框來創(chuàng)建新的 HDL 資源文件，或者也可以創(chuàng)建工程后，新建 HDL 資源文件；6）單擊 Next 按鈕，彈出添加存在資源對話框；（2） 添加 HDL 資源文件 1） 點擊 Add Source 按鈕，指向 E:01. ISE9.1KCPSM3VHDL（Verilog）活頁夾下，選擇 kcpsm3_int_test 和 k

6、cpsm3 文件，單擊 Open 按鈕；單擊 Next 按鈕，彈出工程信息后單擊 Finish 按鈕；2） 單擊 OK 按鈕（3） 配置一個應(yīng)用程序完成設(shè)計 1）打開 E:01. ISE9.1KCPSM3 目錄下的 Assembler 文件夾。2） 用文件編輯器打開 int_test.psm 文件，瀏覽一下代碼，此檔就是設(shè)計者編寫和輸入的源文件； 3） 在開始菜單中的所有程序的附件，點擊命令提示符，使用 cd 命令指向匯編編譯器的目錄下，輸入> kcpsm3 int_test.psm 命令； 4）執(zhí)行完命令后，會看到在 Assembler 下生成了一些文件，其中包括 VHDL (int_

7、test.vhd) 和 Verilog (int_test.v)，這就是匯編編譯系統(tǒng)把編寫的匯編源文件 int_test.psm 自動生成用于程序內(nèi)存的 VHDL/Verilog 格式文件，以用于綜合和仿真。 5）在 ISE Project Navigator，點擊 Project Add Copy of Source，指向 E:01. ISE9.1KCPSM3Assembler 目錄下的 int_test.vhd 或者 int_test.v 文件；點擊 OK 后，則將 int_test.vhd 或者 int_test.v 文件添加到工程里，解決了出現(xiàn)紅色問號的問題； （4）設(shè)計的仿真 1）如

8、前所述，在 ISE Project Navigator點擊 Project Add Copy of Source，指向E:01. ISE9.1KCPSM3vhdl (或者 verilog)目錄，選擇 test_bench.vhd (或者 testbench.v)文件，點擊打開；2） 選擇 Simulation Only，點擊 OK，則將測試范本（Testbench）test_bench.vhd/.v文件添加到工程里；3）單擊 Sourcese 窗口中的 testbench，則在 Processes 窗口中顯示 Xilinx ISE Simulator 工具欄，擴展開后，右鍵單擊 Simulat

9、or Behavioral Model，選擇Properties，對 Simulation Run Time 輸入 10000ns，單擊 OK 按鈕；4）雙擊 Processes 窗口中的 Simulate Behavioral Model 對設(shè)計進行仿真，在右方窗口彈出仿真結(jié)果的波形；（5） 設(shè)計的實現(xiàn) 1）在工程的 Sources 窗口，Sources for 選擇 Synthesis/Implementation，并單擊工程的頂層文件 kcpsm3_int_test.vhd/v； 2） 在工程的資源操作窗（Processes），雙擊 Implement Design； 3）當實現(xiàn)設(shè)計（I

10、mplement Design）運行的過程中，展開實現(xiàn)（Implement Design）的步驟，會看到實現(xiàn)過程中，首先是進行綜合（Synthesis），然后才依次完成實現(xiàn)的步驟。當完成相關(guān)操作后，在每個操作步驟前會顯示一個小圖標，表示該步驟的完成情況。對于本設(shè)計，在一些操作步驟前顯示的是嘆號，這些警告是可以忽略的。上圖的示意如下： ² 對號表示該操作步驟成功完成； ² 嘆號表示該操作步驟雖完成但有警告信息； ² 叉號表示該操作步驟因錯誤而未完成。 4）當完成這些操作步驟后，生成相應(yīng)的操作報告供查看。實現(xiàn)操作完成后，再看 design utilization 的

11、Design Summary 窗口；二Architecture Wizard 與 PACE 實驗（1）使用 Architecture Wizard 生成 DCM 模塊單元1）選擇 Start Programs Xilinx ISE 9.1i Project Navigator，進入 ISE 的 Project Navigator 環(huán)境； 2）選擇 File Open Project，并指向如下目錄，選擇 arwz_pace.ise 打開工程； Verilog 使用者: E: 01. ISE9.1xupv2pro labs veriloglab 2arwz_pace VHDL 使用者: E: 0

12、1. ISE9.1xupv2pro labs vhdllab 2arwz_pace 3）雙擊 Processes 窗口中的 Creat New Source，彈出新資源向?qū)Т翱?，選擇 IP (CoreGen & Architecture Wizard)，輸入 my_dcm； 圖5-21 操作示意4） 單擊 Next 按鈕，彈出 Select IP 窗口，展開 FPGA Features and Design 和 Clocking目錄，選擇 Single DCM；5）單擊 Next 按鈕，顯示新建資源信息，單擊 Finish 按鈕則彈出 Xilinx Clocking WizardGen

13、eral Setup 窗口，選中 CLK0、CLKFX 和 LOCKED，不選中 RST，輸入時鐘頻率為 100MHz6） 單擊 Next 按鈕，彈出 Xilinx Clocking Wizard Clock Buffers 窗口，保持默認選項； 7） 單擊 Next 按鈕，彈出 Xilinx Clocking Wizard Clocking Frequency Synthesizer窗口，輸入 50MHz 輸出頻率；8）單擊 Next 按鈕，顯示新建資源信息。 （2）DCM 組件的例化1） 選中 my_dcm.xaw 文件，則在工程的 Processes 窗口雙擊 View HDL Sour

14、ce，在HDL 編輯器中可以看到由 Architecture Wizard 生成的 DCM 的 VHDL 源代碼。2）在工程的 Sources 窗口，雙擊 uart_clock.vhd 在 HDL 編輯器中打開源代碼； 3）在工程的 Sources 窗口，選擇 my_dcm.xaw，在 Processes 窗口雙擊 View HDL Instantiation Template 在 HDL 編輯器中打開例化組件的模板。在 HDL 例化范本my_dcm.vhi 中，拷貝組件聲明（從COMPONENT my_dcm 到END COMPONENT）并粘貼到 uart_clock.vhd 代碼中的-

15、Insert DCM component declaration here 注釋的下方； 4） 在 uart_clock.vhd 代碼中的“- Insert DCM component instantiation here”注釋下方，添加如下對端口的名稱映像完成對組件的例化： Inst_my_dcm: my_dcm PORT MAP( CLKIN_IN => clk, CLKFX_OUT => clk50MHz, CLKIN_IBUFG_OUT => open, CLK0_OUT => open, LOCKED_OUT => lock );5） 在“-Signal

16、s for DCM, as follows:”注釋的下方添加 DCM 的 50MHz 的信號聲明： signal clk50MHz : std_logic; 6） 在實體說明里添加 lock 輸出管腳如下： entity uart_clock is Port ( tx : out std_logic; rx : in std_logic; alarm : out std_logic; clk : in std_logic; lock : out std_logic ); end uart_clock; 7） 保存后，my_dcm.xaw 作為一個模塊加入頂層設(shè)計文件中；（3） 使用 PACE

17、進行管腳分配 1） 在工程的 Sources 窗口，選擇頂層設(shè)計文件uart_clock.vhd/.v，則在 Processes 窗口，擴展 User Constraints 并雙擊 Assign Package Pins 打開 PACE，在此過程中彈出詢問是否添加 UCF 文件到工程中對話框，單擊“yes”按鈕2） 在 PACE 中瀏覽 Design Object ListI/O Pins 窗口，可看到所列的信號名稱和信號方向是 Output 還是 Input。在 Loc 欄里每個信號對應(yīng)于 FPGA 的管腳. 3） 保存后出現(xiàn) Bus Delimiter 對話框，選擇 XST Defaul

18、t，單擊 OK 按鈕。在 Device Architecture 窗口放大直到可以看清每個管腳；4） 保存后出現(xiàn) Bus Delimiter 對話框，選擇 XST Default，單擊 OK 按鈕。單擊菜單欄中的 File Exit，退出 PACE； 5） 單擊工程中 Sources 窗口中的 uart_clock.ucf 文件，然后雙擊 Prosesses 窗口中User Constraints 目錄下的 Edit Constraints (Text)，就可以看到由 PACE 生成的uart_clock.ucf 管腳約束文件； （4）檢查 Pad 報告并打開超級終端 1） 單擊工程中的 So

19、urces 窗口的 uart_clock.vhd/v 文件，然后打開 Processes 窗口中的 Implement Design 目錄下的 Place & Route 目錄，雙擊 Pad Report。當 Place & Route 完成后，Pad Report 在 HDL 編輯器中打開，可以看 Pad Report 來確定 I/O信號管腳約束是否與分配的管腳相匹配； 2） 在開始菜單所有程序附件 通訊中單擊超級終端，輸入名字并單擊 OK 按鈕，選擇 COM1 作為端口連接。 3） 單擊超級終端菜單中屬性中的設(shè)置，單擊 ASCII 設(shè)置，選中“將換行符附加到傳入行末尾”并單

20、擊確定按鈕。再次單擊確定按鈕退出屬性對話框；（5）程序的下載并操作 UART 實時時鐘 1） 給板卡上電，打開 SW11 開關(guān)； 2） 單擊工程的頂層文件 uart_clock.vhd/v 文件，然后雙擊 Processes 窗口中的Generate Programming File 來生成此工程的 Bitstream 文件并下載到芯片中去； 3） 當這個過程完成后，打開 Generate Programming File 目錄，雙擊 Configure Device (iMPACT)，彈出 iMPACT 對話框后選擇 Configure Devices using Boundary-Scan

21、 (JTAG)，然后單擊 Finish 按鈕； 4） 當?shù)鹊綇棾?Assign New Configuration File 對話框后，前兩個器件都選擇 bypass按鈕，最后一個器件單擊 uart_clock.bit 文件選擇 Open 按鈕，然后再點擊 OK 按鈕后彈出一個警告信息，單擊 OK 按鈕；5） 在iMPACT 窗口右鍵點擊xc2vp30，選擇Program 后彈出Programming Properties窗口單擊 OK 按鈕 6） 在超級終端窗口則會看到 KCPSM3>提示符如圖；注意:這里超級終端是否顯示成功不僅與下載是否成功有關(guān)，而且還與電腦的連接有關(guān)。如果COM1

22、不行的話，可以試一下COM2。7） 在 KCPSM3>提示符后輸入“time”命令 8） 在命令提示符后輸入“alarm”命令，則以 hh:mm:ss 形式顯示當前警告時間，此時 alarm 是關(guān)閉的；9） 輸入“alarm on”命令，則警告變成有效，然后輸入“alarm 00:00:30”設(shè)定警告時間為 30 秒，輸入“time 00:00:00”設(shè)定時間后，會看到板卡上的 LED1 燈會在30 秒警告后熄滅。當你輸入“alarm off”命令后則關(guān)閉警告，LED1 燈則再次亮起。三綜合技術(shù)實驗（1）瀏覽設(shè)計并生成軟件 1） 選擇 Start Programs Xilinx ISE

23、9.1i Project Navigator，進入 ISE 的 Project Navigator 環(huán)境； 2） 選擇 File Open Project，并指向如下目錄，選擇 synth_lab.ise 打開工程； 3） 用文件編輯器打開在 lab4 目錄下的 Assembler 文件包中的 program.psm4）在開始菜單中的所有程序的附件，點擊命令提示符，使用 cd 命令指向匯編編譯器的目錄下，輸入> kcpsm3 program.psm ，命令如圖 5-49。 cd E:01. ISE9.1labs veriloglab4Assembler5） 匯編編譯系統(tǒng)把編寫的匯編源文件

24、 program.psm 自動生成的用于程序內(nèi)存的VHDL/Verilog 格式文件 program.vhd/v 添加到工程中。 (2) 默認選項進行綜合和實現(xiàn) 1）在工程的 Sources 窗口單擊頂層文件 loopback.vhd/v 文件，雙擊 Processes 窗口中的 Synthesize XST 進行綜合； 2）綜合完成后，雙擊 View Synthesis Report；3） 在此報告中找到“Device utilization summary”，信息如下：(3) 改變選項進行綜合和實現(xiàn) 1）右擊 Synthesize 選擇 Properties，彈出 Process Properties 對話框，將“Keep Hierarchy”值選為“Yes”，然后點擊 OK 按鈕，重新雙擊 Processes 窗口中的Synthesize XST 進行綜合；2）綜合完成后，雙擊 View Synthesis Report ；3）在此報告中找到“Device ut