學(xué)習(xí)過程中遇到的版圖問題

1、遠(yuǎn)距離信號走電流比走電壓好 在不得已要遠(yuǎn)距離拉線時，走電流信號比走電壓信號效果要好，電壓信號線受到的干擾比電流信號線受到的干擾要大，稍候附圖加以補(bǔ)充。如圖所示，假設(shè)在版圖上n1和p2相隔比較遠(yuǎn)，需要走一段比較遠(yuǎn)的距離，這時候可以有兩種選擇，一種是將p0，p1，p2畫在一起，n1的漏通過長金屬連接到p0的源漏，p1p2的柵，這稱為電流傳送，因為長金屬中流過的是電流信號。還有一種，是將n1p0p1畫在一起，然后通過一段較長的金屬將p0p1的柵和p2的柵連接在一起，這稱為電壓傳輸，因為長金屬中傳送的是電壓信號。假設(shè)長金屬在傳送過程中，均受到線側(cè)壁電容耦合過來的噪聲電壓，分別用nv1和nv2來模擬，可

2、以看到，電壓傳送模式中nv2直接影響p2的柵壓，使其電流發(fā)生變化，而電流傳送模式中nv1雖然使得n1的漏電壓發(fā)生變化，但p0的柵壓只跟n1電流有關(guān)，p2仍復(fù)制n1的電流，受到的影響明顯比前一種畫法要小。完。信號線的動靜相間動態(tài)信號線，如時鐘線，快速變化的數(shù)據(jù)線如果靠得太近，線與線間的側(cè)壁電容會大于我們的想像，由此電容耦合產(chǎn)生的干擾是比較嚴(yán)重的干擾。如果動態(tài)信號線兩側(cè)都是靜態(tài)信號線，甚至是地線，或電源線，它們受到的干擾就會小得多，尤其是兩側(cè)用同層金屬的地線夾住，會起到明顯的保護(hù)作用。在條件不允許的情況下，比如地方不夠，兩邊沒有辦法拉出兩根地線，則盡量做到動態(tài)信號線和靜態(tài)信號線相互交疊的方式走線。

3、比如，一根時鐘線，旁邊是一根運放的偏置電流線，再旁邊是一根動態(tài)信號線，再旁邊又是一條偏置電流線，這樣的效果比時鐘線和動態(tài)信號線并排走要好。走電流信號比走電壓信號更好。數(shù)字模塊和模擬模塊的電源隔離數(shù)字地和模擬地都連接在襯底上，沒有辦法做到真正的隔離，唯一可采取的措施在于拉遠(yuǎn)兩者地的距離。數(shù)字地的diff都可以打細(xì)一些，金屬保持足夠的寬度，以減少與analog之間的串?dāng)_。電源圈順序為保險起見，不管是analog還是digital，電源圈都是地在外，電源在內(nèi)。混合信號芯片的電源圈順序混合信號集成電路中模擬部分和數(shù)字部分都要圍兩圈電源和地，有時候在數(shù)字和模擬之間要再加上一圈地，這樣，從數(shù)字的core到

4、模擬的core之間一共是隔了五條寬線。按照一般的畫法，模擬部分是電源放在內(nèi)圈，地放在外圈，數(shù)字部分也是一樣，都是地放在外圈。但是為了使電源和地之間的寄生電容更大，有時候需要這五條寬線的電源地交錯出現(xiàn)，因此，電源和地誰在外誰在內(nèi)也可以作適當(dāng)調(diào)整。但一般來說，是應(yīng)該地在外圈，電源在內(nèi)圈。如果對數(shù)字部分不放心，可將其多圍幾圈圍得像水桶一樣，這樣更穩(wěn)妥。digital電源線用多寬se沒有電源分析功能，如果用se作pr，電源線的寬度要自己人為估計，是否夠用也只能根據(jù)經(jīng)驗主觀判斷，工具也沒有辦法驗證電源的線寬是否夠用。因此，對數(shù)字pr的線寬有一個基本的概念還是很重要的。根據(jù)一般情況，digital部分的電

5、源線寬度約為digital部分總面積的1/100比較合適。比如，對于2000um*2000um的數(shù)字電路來說，電源線的寬度設(shè)為20um就比較合適，digital部分中間根據(jù)需要拉一些strip，strip的寬度可以適當(dāng)減小一些，比如設(shè)為10um或者8um。對于0.5um工藝，每隔800um設(shè)一條strip比較合適。這些數(shù)據(jù)都是比較粗糙的估計，對于具體的項目，就有具體的應(yīng)對，粗一點細(xì)一點都沒有太大的影響cmos工藝中浮阱的處理為避免溝道調(diào)制效應(yīng)，有些mos管的襯底和源接在一起，如果這時mos的源不在電源或地方，則襯底需要一個單獨的阱，稱為浮阱。在我所見的工藝中，整片p襯底是連成一片的，所以浮阱只

6、限于n阱。浮阱需要單獨的地圍起來，這圈地不能再圍其它不同電位的浮阱，穩(wěn)妥的做法是浮阱邊緣n阱以內(nèi)打一圈n substreate ring接源極，再在外圈p襯底上打一圈p substrante接地，之外再打一圈n substrate ring接電源，即形成三圈guard ring，這樣就最好了。不過在實際項目中，沒有做三圈ring的投片回來的東西也沒有問題。在不允許的條件下，也可不打三圈ring，但不同電位的浮阱是不能放在同一個gnd ring中的。寬metal開槽的兩個解釋在0.5um工藝中，金屬線寬超過30um，長超過50

7、0um中間要求開槽，這是為什么呢？有機(jī)械的和電氣的兩方面的原因。機(jī)械方面，金屬太寬，生產(chǎn)出來后更容易發(fā)生形變，容易“翹”起來，損壞芯片，這和我們的常識一致，開槽后，金屬條局部變細(xì)，不容易“翹”起來。電氣方面，寬金屬中電流在電流的時候都是趨向在邊緣流動的，金屬中央的電流小，參考本站轉(zhuǎn)載的“趨膚效應(yīng)”一文。因此，開槽后有效增加了電流的流通途徑，減少了金屬被電子撞斷（電遷移）的危險。這個原理也解釋為什么金屬和金屬之間的via要打很多小的via而不是一整片大的via，因為很多個小的via在一起，它們的周長加起來比一個大的via要大得多，有效地導(dǎo)通了電流。運放版圖的布局有哪些講究運放的輸入級都用差分形式

8、的，講究是做好對稱和防止外來的干擾。具體做法是做二維的中心對稱，在輸入管的兩側(cè)加好dummy管，在最外圍加上厚一點的guard ring。對稱管的連線比較繞，連線的時候讓線從管子的外圍繞，盡量不要在中心繞線。因為在中心繞線總要占用一些面積，這樣對管就要拉開一些，這樣不好。匹配性要求高的管子盡量靠得近一些。如果放大級也用差分形式的電路，則比照處理。電流偏置的管子單獨畫在一起，用guard ring包起來。用作比較器的運放只對輸入級要求較高，其它部分可靈活處理。數(shù)模混合版圖中數(shù)字外圈該打substrate con嗎常規(guī)的做法應(yīng)該是打上substrate co

9、ntact的，因為數(shù)字部分內(nèi)部噪聲是最大的，如果這些噪聲泄露出來了，會對模擬版圖有比較大的負(fù)面影響，把電源地用substrate contact打到阱和襯底上可以把這些噪聲都包圍在數(shù)字版圖內(nèi)部。但這同樣有一個問題，就是數(shù)字的地也打到substrate上，模擬的地也打到substrate上，那么數(shù)字和模擬的地豈不是接到一塊兒了？這是一個值得商量的問題。一般還是建議數(shù)字電源和地打substrate contact，還有一個比較好的做法就是在模擬版圖的周圍除了自身的電源地之外還打上額外的一層襯底接觸的地，越厚越好，這一圈地什么地方都不接，直接拉到gnd的pad上，這樣能更好地避免

10、模擬部分被干擾。layout空白處esd保護(hù)管周圍不宜填充mos電容在版圖工作的后期，會有一些空白處留出，可以填充一些電容來增加電源的潔凈程度。如果芯片是core limited，則pad與pad之間會空出一些空間，這些空間靠近esd保護(hù)管，如果填充值較大的mos電容，則很容易和esd保護(hù)管之間發(fā)生latch up，往往這樣的空間不夠大不足以讓mos電容和esd保護(hù)管之間有足夠的距離避免latch up。因此，在esd保護(hù)管周圍填充電容只能是poly電容，或其它形式的不帶diffusion的電容。版圖中空白處的利用不可避免地會在版圖中出現(xiàn)空白處，這些空白處如果浪費

11、會非?？上В话憧梢宰魅缦氯N處理：1，打上到地或到電源的接觸孔。2，畫上電源到地之間的電容。3，添加電源到地的esd保護(hù)管。芯片的seal ring簡介seal ring很容易和劃片糟弄混。劃片槽叫scribe line，是把芯片從晶圓上切下來的線，是要實際走刀子的地方，而seal ring是圍在芯片周圍的一圈從襯底到最上層金屬全部都打一圈的保護(hù)圈。seal ring還找不到合適的中文翻譯，它的作用有兩個：主要作用是防止芯片在切割的時候的機(jī)械損傷，尤其是芯片的四個角一般都不要放重要器件；其次的作用是seal ring接地，屏蔽芯片外

12、的干擾。seal ring從襯底（大多數(shù)是p襯底，n阱，稱為n阱工藝），到pdiff，contact，metal1，mvia，metal2等等，直到最高層金屬，這樣芯片中每一層都有一個圈圈攔截，能很好地受到機(jī)械和電氣保護(hù)sealring問題sealring中不是所有層次都做，做的層一類是考慮連接，譬如p型注入，cont，met1，via，met2，這些層次使得sealring最終跟上層的地線連接；另一類與scribelane層次一致而且相連接，考慮到盡量減少scribelane的厚度（包括scribelane和sealring外面半圈），譬如pad，comp，這些在工藝中實際上會腐蝕

13、掉厚的場氧化層或者最后的鈍化層pad層通常不是加在整個seal ring上面的吧，而是沿著seal ring的邊沿加的，同時在design rule里面可以看到劃片道上的pad的區(qū)域mask的操作是clear的，也就是說，在工藝中，劃片道上面的鈍化層是被吃掉的，我個人感覺在seal ring上面加pad層是為了在劃片時減小崩片和裂片的風(fēng)險。seal ring上的pad確實只是在靠外邊緣很窄的一圈。版圖中電源線的布局?jǐn)?shù)?；旌闲酒须娫吹淖呔€分成三類，模擬電路的供電，數(shù)字電路的供電，esd保護(hù)管的供電。即，模擬部分，數(shù)字部分，和pad的esd保護(hù)管的電源地都要從pad上分別連接。對于模擬部分版圖，

14、電源和地的連接仍有一些講究。我個人的做法是：整個模擬版圖外圈圍上電源和地，電源在內(nèi)圈，地在外圈；根據(jù)線路的功能，將模擬版圖分成一個一個子塊，這些子塊的外圈再圍上電源和地；功能類似，或不會引起信號干擾的子塊放在一起；電源是連接在n阱上的，比襯底要淺，對噪聲的吸引效果比地要弱，因此干擾源周圍加比較寬的地連接；在空出來的地方根據(jù)需要交錯加上到電源和地的contact，注意連線的走向和尖角的倒角處理；模擬版圖放到芯片的一角，而不要放在中央用數(shù)字部分包圍；bandgap中的pnp盡量放在遠(yuǎn)離數(shù)字版圖的地方。淺談adc中電阻電容的畫法adc中電阻起到取樣作用，對具體值不敏感，因此匹配性比較重要，要保證電阻

15、鏈上從電源到地的電勢均衡分配，在電阻的擺放上面要注意避免工藝梯度造成的影響。最理想的匹配方案是將電阻從上而下擺放好后，采用回形連接的方法，最上面的電阻條串到最下面的電阻條上，然后再往上，串到第二個電阻條上，再往下，串到倒數(shù)第二根電阻條上，直到所有電阻條連接完畢，這樣的電阻鏈?zhǔn)芄に囂荻鹊挠绊懽钚　＿@樣的連接方式連線較多，比較占面積，如果線路對取樣精度要求不高，也可采用簡化一點的蛇形連接方式。具體為，將從上至下的電阻條依次連接，再鏡像復(fù)制這些電阻條，電源和地分別從這兩列電阻條的最下方的電阻條連接，其它電平從中間抽取。adc中的電容值呈金字塔分布，即從最大值電容，到最小值電容依次遞減，在畫這些電容時

16、，同樣要考慮到工藝梯度的影響?？蓪⒆钚≈惦娙莓嬙谥虚g，值稍大的電容依次圍在周圍，在最外圈加上dummy電容。這樣連接電容最理想地避免了工藝梯度的影響，但在連線上有一些復(fù)雜。因為電容上的動態(tài)電流很小，因此連接這些電容時，可適當(dāng)用較細(xì)的連線從空隙處連接出來，不必過多考慮連線電阻。減小drc運行時間的一個小技巧drc運行的時候，根據(jù)版圖圖形的復(fù)雜程度和單元個數(shù)的不同，所用時間不一。圖形越復(fù)雜，單元個數(shù)越多，運行時間越長。因此在調(diào)整版圖時，每調(diào)整一個細(xì)節(jié)，有可能要耗上很長的時間來重新運行drc，很大地阻礙了工作的進(jìn)展。模擬版圖的周邊會圍上兩圈電源和地的環(huán)，一是起供電作用，二是吸收周圍環(huán)境的噪聲，因此這

17、兩個比較粗的環(huán)上面都要打上到襯底和井的contact，并且contact的數(shù)量會非常多。打上這些contact后drc的運行速度會大大減慢，因為需要無數(shù)次地重復(fù)檢查這些contact，比檢查主要線路的drc所耗時間多得多。因此，在版圖lvs沒有調(diào)通之前，可先去掉這些contact，以及其它空白處的contact，在調(diào)通lvs之后，在最后統(tǒng)一加上這些contact，最后運行一次drc，lvs，成功后即可留作下一步使用。這樣的小技巧，能大大加快版圖工作進(jìn)程。1foundry提供一種服務(wù)，允許客戶在量產(chǎn)工藝加工進(jìn)行到某個階段的時候，讓部分wafer暫時停止，而部分wafer繼續(xù)加工。這樣的話，客戶可

18、以在加工到poly層時（后面的金屬層還沒有做），停止大部分wafer的進(jìn)程，而讓少量wafer繼續(xù)加工到完成，然后對這些已完成的wafer上的die進(jìn)行測試，如果發(fā)現(xiàn)有功能或時序上的問題，就可能通過預(yù)先布在die上的 spare cell來解決。只是改動幾層金屬層光罩就可以完成std cell重新連接，而不用改動std cell的布局（要改poly層之前的所有光罩）。那些暫停加工的wafer這時就可以用新的金屬層光罩往后加工，于是在silicon和光罩兩方面都降低了成本。有時為了驗證重連金屬是否真的能解決問題，會在前面提到的先一步加工完的有問題die上進(jìn)行fib（focus iron beam

19、）操作，能夠在不影響其它金屬布線的前提下，打斷有問題的金屬連接，建立金屬連接到合適的spare cell上，然后在測試die，如果再沒有其它問題的話，就說明之前的金屬重連接方案是可行的，這時再重新做金屬層光罩就會更有把握些。然而要能進(jìn)行fib就必須在tapeout前對spare cell的金屬連線方式做特殊處理。一般我們都把spare cell的輸入輸出端邏輯上接vdd或vss，這樣在后端工具自動布線時就會將spare cell的輸入輸出pin接到臨近的vdd或vss rail上，而rail是metal 1，對于fib而言，這個連接太深了。為方便更改連接，還是應(yīng)該讓從spare cell輸入輸

20、出pin引出的金屬線連接到頂層金屬層上。21、在中芯國際0.18（或者別的工藝也有）中的層有：nll(1。8v nldd implantation）、pll(1.8v pldd implantation）nlh（3.3v nldd implatation）、plh(3.3v pldd implatation)、dg(dual gate)等層表示什么意思，該如何使用？ldd: ligthly doped drain 淺摻雜源漏& r7 e6 v1 n9 y1 s3 u1 r+ j) =>半導(dǎo)體,微電子,集成電路,ic,工藝,設(shè)計,器件,封裝,測試,memsmicroe.cn:微電中

21、國網(wǎng)6 f( a+ w* 9 * j$ x目的：在短溝條件下，減小漏端電場強(qiáng)度，避免dbil效應(yīng): t6 |# j& e  l" p9 s半導(dǎo)體,微電子,集成電路,ic,工藝,設(shè)計,器件,封裝,測試,mems            （drain induced barrier lowering）.* z* q- x9 t4 v0 r2 u) e/ z5 d: h8 _1 t: i! q( n2 _6 + wmicroe.cn:微電中國網(wǎng)     &

22、#160;這是短溝器件制作過程中目前都會用到的工藝microe.cn:微電中國網(wǎng)& e1 m8 r, j- ?4 g6 , w5 z& v& _: # s      至于3.3v/1.8v 則是對應(yīng)不同vt管子在制作ldd結(jié)構(gòu)中的# m: e; y* m3 i, amicroe.cn:微電中國網(wǎng)      摻雜濃度不同的，所以需要不同的mask來區(qū)分 為什么都用？diode用來做esd效率相對低一些，為了達(dá)到較強(qiáng)的效果，通常面積會很大。但通常是diode配合mos使用，面積過大相應(yīng)寄生就大,

23、需要平衡. 二極管的寄生不是很大么，為什么在rf里面都用這個？二極管可以卸載高密度電流,面積相對mos要小.短時間起作用,對cdm  特別有效.為什么兩個不同電位的阱放在一起更容易發(fā)生latch up兩個nwell和p型稱底形成一個npn三極管,由于兩個nwell的電位不同,也就是有個vce電壓,如果稱底有載流子經(jīng)過使得三極管的vbe達(dá)到導(dǎo)通電壓,那么三極管就會導(dǎo)通,從而發(fā)生latchup.  j9 x4 m4 j3 a# ; u( b. n半導(dǎo)體,微電子,集成電路,ic,工藝,設(shè)計,器件,封裝,測試,mems為了防止這個寄生的三極管導(dǎo)通,應(yīng)該怎么做呢?

24、我的想法是在兩個阱電位之間加一個p型環(huán).這個p型環(huán)有兩個作用:一個是降低稱底的電阻,使三極管不容易導(dǎo)通,第二個是吸收多數(shù)載流子也就是空穴. 不知道有沒有必要在它們之間加一個nwell環(huán),這樣會增加面積?為什么metal-2的厚度會變?。∫恍├瞎に嚂驗槠教够龅牟缓?形成poly或 metal的臺階,所以上層的金屬在跨過這些部分的時候,厚度可能受到影響,從而影響過電流的能力,所以這部分金屬有過電流要求的時候盡量不要用min. width,可以適當(dāng)加寬一點工藝進(jìn)步對后端工作影響有多大后端工藝變化帶來的漏電流，功耗，以及整體設(shè)計上巨大的變化，從 .18 到 .09 可以說是革命性的變化， 以致后來

25、的 .045 從設(shè)計上都可以說完全不同，很多甚至連物理原理都不一樣了，如出現(xiàn)了量子效應(yīng)。主要是電器特性上的變化，工藝縮小以后，要多考慮諸如power analysis, ir drop, x-talk，這些附加的效應(yīng)。前端設(shè)計師只關(guān)心邏輯上是不是能實現(xiàn)他所要的功能，芯片的電氣特性需要后端工程師來把握。簡單的說工藝每進(jìn)步一代，如從。18到。13，器件面積會縮小一半，性能會提高1-2倍應(yīng)該說尺寸越小，后端要考慮的問題越多，在。18甚至更大尺寸時，差不多不要跑si，到了。09就好象很有這個必工藝越小，集成度越高，會帶來散熱和功耗的問題！還會出現(xiàn)量子效應(yīng)！線寬越窄，會帶來延遲和寄生的問題！電遷移和打孔

26、的多少有什么關(guān)系如果沒有防止電遷徙的措施，更多的孔會加強(qiáng)電遷徙，主要是隨著工藝尺寸的減小，孔的側(cè)壁越來越陡峭，而鋁蒸汽并非各向同性淀積，使得金屬在經(jīng)過氧化物臺階時變薄，導(dǎo)致導(dǎo)線橫截面積減小，因而電流密度增大，加速了電遷徙。不過，目前工藝都有防護(hù)措施，比如使用在淀積鋁制前，淀積一層難溶阻擋金屬（各項同性淀積）來減小側(cè)壁的陡峭度，現(xiàn)在用的最多的好像是鎢塞。另外，金屬層使用的不是純鋁，而是鋁銅合金，而銅可以起到抑制電遷徙的作用。剩余空間加電源地線電容，加pmos還是nmos的簡單分析用pmos做電容的時候，pmos的nwell與襯底（p型）形成一個反偏二極管，當(dāng)?shù)鼐€上來一個瞬間大電流，能通過這個來對

27、mos電容柵極進(jìn)行保護(hù)。當(dāng)然，在柵極上加一個小電阻是常用的做法。但是pmos的電容比nmos的電容小，如果不考慮esd的可靠性方面，單從電容濾波方面考慮的話，nmos應(yīng)該比pmos好模擬版圖中帶隙基準(zhǔn)與振蕩器的關(guān)系在模擬電路中這兩者總是相生相依，電路都離不開時鐘，時鐘離不開振蕩器，振蕩器離不開偏置，偏置離不開電流源，電流源離不開帶隙基準(zhǔn)，這一連串的連帶關(guān)系確定了這兩者不可分離。當(dāng)然，我們可以使用一個簡單的電流源產(chǎn)生電路，在時鐘要求不高的時候使用，而對于大多數(shù)芯片的模擬部分，帶隙基準(zhǔn)通常少不了。    不幸的是，帶隙基準(zhǔn)對周邊環(huán)境的要求高，不希望受到脈沖信

28、號的干擾，而這樣的脈沖信號恰恰來自振蕩器，因此在模擬版圖當(dāng)中這兩者的關(guān)系顯得比較微妙而且難以處理。如果兩者的距離擺放太遠(yuǎn)，由基準(zhǔn)源來的偏置電流要經(jīng)過漫長的路途才能到達(dá)振蕩器，難免受到其它信號的干擾；如果兩者的距離太近，帶隙基準(zhǔn)又會受到振蕩器的直接干擾。    對于這樣的困擾，一般這樣處理。注意觀察常規(guī)帶隙基準(zhǔn)的電路，一般在其放大器的輸出部分的柵極會連接一個比較大的mos電容，起到穩(wěn)定輸出的作用，這個電容相對放大器的差分對管和pnp管對于噪聲的敏感度不高，可放在bandgap的邊緣部分。為了吸收來自電源的電壓波動帶來的影響，bandgap輸出會有一個減小電

29、源波動的電路，其原理是比較bandgap的輸出和電源的取樣值，結(jié)果經(jīng)比較器送到電源的下拉管，如果電源取樣值高于bandgap輸出值，則下拉管打開，減弱電源，否則下拉管關(guān)閉。因此，可以利用這部分的取樣電阻來達(dá)到隔離bandgap和振蕩器的目的。在bandgap靠近振蕩器的邊緣，擺放上取樣電阻，然后再用guard ring隔離。振蕩器部分，rc振蕩器由兩個比較器，取樣電阻，和rc網(wǎng)絡(luò)組成，在輸出端會有rs觸發(fā)器和輸出驅(qū)動管。取樣電阻上的電流電壓變化小，放在振蕩器邊緣靠近bandgap的地方，然后放上rc網(wǎng)絡(luò)，再放振蕩器中的兩個比較器，在最遠(yuǎn)離bandgap的一端放置輸出rs觸發(fā)器和驅(qū)動管

30、。一般說來，這樣的效果會比較好，以往投片的畫法也都是這樣的，沒有出現(xiàn)什么問題，因此就一直繼承了這種畫法。運放版圖的布局運放的輸入級都用差分形式的，講究是做好對稱和防止外來的干擾。具體做法是做二維的中心對稱，在輸入管的兩側(cè)加好dummy管，在最外圍加上厚一點的guard ring。對稱管的連線比較繞，連線的時候讓線從管子的外圍繞，盡量不要在中心繞線。因為在中心繞線總要占用一些面積，這樣對管就要拉開一些，這樣不好。匹配性要求高的管子盡量靠得近一些。如果放大級也用差分形式的電路，則比照處理。電流偏置的管子單獨畫在一起，用guard ring包起來。用作比較器的運放只對輸入級要求較

31、高，其它部分可靈活處理。運算放大器應(yīng)用設(shè)計的幾個技巧運算放大器在電路中發(fā)揮重要的作用，其應(yīng)用已經(jīng)延伸到汽車電子、通信、消費等各個領(lǐng)域，并將在支持未來技術(shù)方面扮演重要角色。在運算放大器的實際應(yīng)用中，設(shè)計工程師經(jīng)常遇到諸如選型、供電電路設(shè)計、偏置電路設(shè)計、pcb設(shè)計等方面的問題。一、如何實現(xiàn)微弱信號放大？傳感器+運算放大器+adc+處理器是運算放大器的典型應(yīng)用電路，在這種應(yīng)用中，一個典型的問題是傳感器提供的電流非常低，在這種情況下， 如何完成信號放大？張世龍指出，對于微弱信號的放大，只用單個放大器難以達(dá)到好的效果，必須使用一些較特別的方法和傳感器激勵手段，而使用同步檢測電路結(jié) 

32、構(gòu)可以得到非常好的測量效果。這種同步檢測電路類似于鎖相放大器結(jié)構(gòu)，包括傳感器的方波激勵，電流轉(zhuǎn)電壓放大器，和同步解調(diào)三部分。他表示，需要注意的是 電流轉(zhuǎn)電壓放大器需選用輸入偏置電流極低的運放。另外同步解調(diào)需選用雙路的spdt模擬開關(guān)。另有工程師朋友建議，在運放、電容、電阻的選擇和布板時，要特別注意選擇高阻抗、低噪聲運算和低噪聲電阻。有網(wǎng)友對這類問題的解決也進(jìn)行了補(bǔ)充，如網(wǎng)友“1sword”建議：1)電路設(shè)計時注意平衡的處理，盡量平衡，對于抑制干擾有效，這些在美國國家半導(dǎo)體、bb(已被ti收購)、adi等公司關(guān)于運放的設(shè)計手冊中均可以查到。2)推薦加金屬屏蔽罩，將微弱信號部分罩起來(開

33、個小模具)，金屬體接電路地，可以大大改善電路抗干擾能力。3)對于傳感器輸出的na級，選擇輸入電流pa級的運放即可。如果對速度沒有多大的要求，運放也不貴。儀表放大器當(dāng)然最好了，就是成本高些。4)若選用非儀表運放，反饋電阻就不要太大了，m歐級好一些。否則對電阻要求比較高。后級再進(jìn)行2級放大，中間加入簡單的高通電路，抑制50hz干擾。二、運算放大器的偏置設(shè)置在雙電源運放在接成單電源電路時，工程師朋友在偏置電壓的設(shè)置方面會遇到一些兩難選擇，比如作為偏置的直流電壓是用電阻分壓好還是接參考電 壓源好？有的網(wǎng)友建議用參考電壓源，理由是精度高，此外還能提供較低的交流旁路，有的網(wǎng)友建議用電阻，理由是成

34、本低而且方便，對此，張世龍沒有特別指出用 何種方式，只是強(qiáng)調(diào)雙電源運放改成單電源電路時，如果采用基準(zhǔn)電壓的話，效果最好。這種基準(zhǔn)電壓使系統(tǒng)設(shè)計得到最小的噪聲和最高的psrr。但若采用電阻 分壓方式，必須考慮電源紋波對系統(tǒng)的影響，這種用法噪聲比較高，psrr比較低。三、 如何解決運算放大器的零漂問題？ 有網(wǎng)友指出，一般壓電加速度傳感器會接一級電荷放大器來實現(xiàn)電荷電壓轉(zhuǎn)換，可是在傳感器動態(tài)工作時，電荷放大器的輸出電壓會有不歸零的現(xiàn)象發(fā)生，如何解決這個問題？對此，網(wǎng)友“frank”分析道，有幾種可能性會導(dǎo)致零漂：1)反饋電容esr特性不好，隨電荷量的變化而變化

35、；2)反饋電容兩端未并上電 阻，為了放大器的工作穩(wěn)定，減少零漂，在反饋電容兩端并上電阻，形成直流負(fù)反饋可以穩(wěn)定放大器的直流工作點；3)可能挑選的運算放大器的輸入阻抗不夠高， 造成電荷泄露，導(dǎo)致零漂。網(wǎng)友“camel”和“windman”還從數(shù)學(xué)分析的角度對造成零漂的原因進(jìn)行了詳細(xì)分析，認(rèn)為除了使干擾源漂移小以外還必須使傳感 器、纜線電阻要大，運放的開環(huán)輸入阻抗要高、運放的反饋電阻要小，即反饋電阻的作用是為了防止漂移，穩(wěn)定直流工作點。但是反饋電阻太小的話，也會影響到放 大器的頻率下限。所以必須綜合考慮！而嘉賓張世龍則建議，對于電荷放大器輸出電壓不歸零的現(xiàn)象

36、，一般采用如下辦法來解決： 1)采用開關(guān)電容電路的技巧，使用cds采樣方式可以有效消除offset電壓；2)采用同步檢測電路結(jié)構(gòu)，可以有效消除offset電壓。 pll畫法參考首先,pll電路中最大面積的是low-pass filter(lpf),我的作法都是放在pll的最下邊,同時,我會先計算mos-c的size與要畫的面積為何而整個pll會以lpf的最大x軸作為邊界,然后往上畫pll其他block 接下來,則是charge pump circuit,會放在lpf的上邊同時緊靠在最左邊的位置,這個電路并不大,同時也是analog&#

37、160;block,所以,畫完后要作ring圍在外圈,并且,這個電路通常會設(shè)計成differential circuit,所以要特別注意matching ,并且留意wire的連接再來則是phase-frequency dector(pfd)和pre-divider,這個電路是數(shù)位電路,不過,因為pfd中有些電路是要消除dead-zone現(xiàn)象的,故而有些元件的path要特別留意matching,而這點,要看設(shè)計者是用那一種pfd電路,若沒有特別交待,那layout人員是不會特別留心的再來則是voltage control oscillator(v

38、co),這是整個pll電路中最難畫的地方,同時也是最需要特別留意且小心的電路,一般設(shè)計者均會用differential circuit,所以,元件的對稱要非常小心,同時,它是ring的形式,故而stage1到stage2的擺放位置與拉線要特別留意,同時要注意跨線與vdd和gnd的跑線,因為一個不小心就會讓vco的jitter變大,同時也會造成phase-to-phase的誤差變大,所以,vco電路是最難畫也需最小心的電路,建議在畫這塊電路時,一定要請設(shè)計者說明他想要layout怎么擺放各個元件及拉線,通常,我會將這塊電路放在lpf的上方且緊靠在最右邊的地方,再者,因為這塊電路不算小,

39、所以,vco的layout的高度大概是pfd +cp的layout高度最后一塊電路則是post-divider,我通常是放在pll的最上方,它是數(shù)位電路,沒什么需要特別留意的地方,不過,有時候我們會把pre-divider和post-divider都放在同一塊最后,pll的信號連線順序是由pre-divider進(jìn)去,然后接到pfd,再到cp,再到lpf,再到vco,最后到post-divider,所以,我的layout擺放位置也是依照此一順序來走而不會有各個子電路交錯的問題,所以,這些都是原設(shè)計者要交待layout人員的地方。模擬設(shè)計的基本考慮1. minimum 

40、;channel length of the transistor should be four to five times the minimum feature size of the process. we do it, to make the lambda of the transistor low 

41、i.e. the rate of change of id w.r.t to vds is low.晶體管最小溝長為工藝最小特征尺寸的4-5倍，用來減小溝長調(diào)制效應(yīng)2. present art of analog design still uses the transistor in the saturation region.so one

42、0;should always keep vgs of the transistor 30% above the vt.目前模擬設(shè)計仍然是使晶體管工作在飽和區(qū)，故應(yīng)使vgs大于vt約30%3. one should always split the big transistor into small transistors having width or l

43、ength feature size應(yīng)把大管分成小晶體管，使其寬/長特征尺寸<或=15um4. w/l ratio of transistors of the mirror circuit should be less than or equal to 5, to ensure the proper matching of the 

44、transistors in the layout. otherwise, it results to the systamatic offset in the circuit.電流鏡電路的晶體管的w/l比應(yīng)小于或等于5，以保證較好的matching,否則會有系統(tǒng)失調(diào)5. one should make all the required pins in the sch

45、metic before generating the layout view. because its diffcult to add a pin in the layout view. all io pins should be a metal2 pins whereas vdd and ground s

46、hould be metal1 pins在電路中畫出所有的管腳（pin），之后才作layout。因為在layout中增加一個pin是比較困難的。所有的io pin應(yīng)該用metal2 pin，vdd和gnd用metal1 pin6. one should first simulate the circuit with the typical model parameters of the devic

47、es. since vt of the trasistor can be anything between vt(typical) -/+ 20%. so we check our circuit for the extreme cases i.e. vt+20%, vt-20%. a transistor having

48、0;vt-20% is called a fast transistor and transistor having vt+20% is called slow transistor. its just a way to differentiate them. so with these fast and slow transi

49、stor models we make four combination called nfpf, nfps, nspf, nsps, which are known as process corners. now, once we are satisfied with the circuit performance with 

50、typical models than we check it in different process corners, to take the process variation into account. vt is just one example of the process variation there are&#

51、160;others parameter too.首先先用tt做電路仿真?？紤]vt有+20% (slow)和-20% (fast),需要對工藝角考慮，ff，ss，fs，sf。除vt，其他工藝參數(shù)也會有變化7. its thumb rule that poly resistance has a 20% process variation whereas well resistance has got

52、 10%. but the poly resistance has got lower temperature coefficent and lower sheet resistance than well resistance so we choose the resistance type depending upon the

53、0;requirments. poly capacitance has got a process variation of 10%.多晶硅電阻大約有20%的工藝變化，而阱區(qū)電阻變化約為10%。但多晶硅電阻有較低的溫度系數(shù)和低的方塊電阻，應(yīng)根據(jù)需要來選擇電阻。多晶硅電容約有10%工藝變化8. one should also check the circuit performance with the tem

54、perature variation. we usuly do it for the range of -40c to 85c.需考慮溫度變化對電路性能的影響，通常在-40c到85c范圍9. one should take the parasitic capacitance into account wherever one is making a

55、n overlap with metal layers or wells.有覆蓋金屬層或阱區(qū)時，須考慮寄生電容10. in layout, all transistors should be placed in one direction, to provide the same environment to all the transistors

56、.layout中，所有晶體管統(tǒng)一擺放方向，使有相同的環(huán)境11. one should place all transistor in layout with a due care to the pin position before start routing them.在對晶體管布局布線之前，考慮pin的位置12. one should always use

57、0;the metal 1 for horizontal routing and metal 2 for the vertical routing as far as possible.盡量使用metal1橫向布線，metal縱向布線13. one should never use poly as routing layer when t

58、he interconnects carries a current. one can have a short gate connection using poly.在互連用來傳送電流時，不要用poly來做互連?？梢杂胮oly做短的柵連接。14. one should try to avoid running metal over poly gate. a

59、s this cause to increase in parasitic capacitance.避免金屬在多晶硅柵上走線，會增加寄生電容15. current in all the transistor and resistor part should flow in the same direction所有晶體管和電阻有相同的電流走向16. one should

60、 do the power(vdd & gnd) routing in top layer metal (metal5 only). because top layer metals are usually thicker and wider and so has low resistance.在最上層金屬做電源（vdd和gnd）

61、布線。因為最上層金屬通常更厚、更寬，因而電阻較小17. one should always merge drain and source of transistor (of same type) connected together.merge連接的source和drain18. to minimize the process variation in the resistor

62、 value one should always take the resistors width three to four times of the default value. we do it to decrease the value of differential of r(l)為減小工藝變化對電阻影響，應(yīng)使電阻的寬

63、度為默認(rèn)值的3-4倍19. one should cover the resistance with metal layer, to avoid the damaged during the wafer level testing.用金屬覆蓋電阻，避免wafer級測試時的損傷20. one should always make a common centro

64、id structure for the matched transistor in the layout.each differential pair transistor should be divide into four transistors and should be placed in two rows common cen

65、troid structure.one may use the the linear common centroid structure for the current mirror circuit.對匹配的晶體管用共中心的結(jié)構(gòu)差分對管，分割為4管，2*2排列，共中心對電流鏡，可用線形共中心21. its advisiable to put a dummy layers aro

66、und the resistance and the capacitance to avoid the erosion at the time of etching.建議在電阻和電容周圍作dummy22. one should always have a guard ring arround the differential pair.在差分對周圍

67、作保護(hù)環(huán)23. always put a guard ring arround the n-well and p-well.在n阱和p阱作保護(hù)環(huán)半導(dǎo)體24. thumb rule for the metal current density is 0.8ma/um. its larger for the top most metal

68、0;layer.金屬電流密度0.8ma/um，最上層金屬可以更大25. to avoid the latchup, one should always make the pn junction reverse biased i.e. in nwell should be connected to positive power supply (vdd)

69、0;and pwell should be connected to negative power supply (gnd). designers do it to make the leakage current small.為避免latchup，應(yīng)使pn結(jié)反偏，如n-well應(yīng)連到正電源，p-well應(yīng)連到負(fù)電源。這樣可減小漏電26. its always a good practice to use a infotext layer to put the name