第二至第五章作業(yè)答案

1、微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設計作業(yè)答案第三章第三章3.5指令系統(tǒng)的設計會影響計算機系統(tǒng)的哪些性能？ 指令系統(tǒng)是指一臺計算機所能執(zhí)行的全部指指令系統(tǒng)是指一臺計算機所能執(zhí)行的全部指令的集合，其決定了一臺計算機硬件主要性能和令的集合，其決定了一臺計算機硬件主要性能和基本功能。指令系統(tǒng)一般都包括以下幾大類指令基本功能。指令系統(tǒng)一般都包括以下幾大類指令（1）數(shù)據(jù)傳送類指令。（）數(shù)據(jù)傳送類指令。（2）運算類指令）運算類指令 包括算包括算術(shù)運算指令和邏輯運算指令。（術(shù)運算指令和邏輯運算指令。（3）程序控制類）程序控制類指令指令 主要用于控制程序的流向。（主要用于控制程序的流向。（4）輸入）輸入/輸出輸出類

2、指令類指令 簡稱簡稱I/O指令，這類指令用于主機與外設指令，這類指令用于主機與外設之間交換信息。之間交換信息。 因而，其設計會影響到計算機系統(tǒng)如下性能因而，其設計會影響到計算機系統(tǒng)如下性能: 數(shù)數(shù)據(jù)傳送、算術(shù)運算和邏輯運算、程序控制、輸入據(jù)傳送、算術(shù)運算和邏輯運算、程序控制、輸入/輸出。另外，其還會影響到運算速度以及兼容等。輸出。另外，其還會影響到運算速度以及兼容等。 3.9某時鐘速率為2.5GHz的流水式處理器執(zhí)行一個有150萬條指令的程序。流水線有5段，并以每時鐘周期1條的速率發(fā)射指令。不考慮分支指令和亂序執(zhí)行帶來的性能損失。a)同樣執(zhí)行這個程序，該處理器比非流水式處理器可能加速多少？b)

3、此流水式處理器是吞吐量是多少（以MIPS為單位）？ 解：（a.） 速度幾乎是非流水線結(jié)構(gòu)的5倍。 （ b.）=51pTnmSTmn串流水2500MIPSpnTT流水 3.10一個時鐘頻率為2.5 GHz的非流水式處理器，其平均CPI是4。此處理器的升級版本引入了5級流水。然而，由于如鎖存延遲這樣的流水線內(nèi)部延遲，使新版處理器的時鐘頻率必須降低到2 GHz。 (1) 對一典型程序，新版所實現(xiàn)的加速比是多少？ (2) 新、舊兩版處理器的MIPS各是多少？ 解：（1）對于一個有N條指令的程序來說： 非流水式處理器的總執(zhí)行時間 5級流水處理器的總執(zhí)行時間sNNT990106 . 1)105 . 2/(

4、)4(sNNT99110) 4( 2)102/() 15( 加速比= N很大時加速比3.2 （2）非流水式處理器CPI=4，則 其執(zhí)行速度=2500MHz/4=625MIPS。 5級流水處理器CPI=1，則 其執(zhí)行速度=2000 MHz /1=2000 MIPS。42.310NNTT3.11隨機邏輯體系結(jié)構(gòu)的處理器的特點是什隨機邏輯體系結(jié)構(gòu)的處理器的特點是什 么？詳細說明各部件的作用。么？詳細說明各部件的作用。 隨機邏輯的特點特點是指令集設計與硬件的邏輯設計緊密相關(guān)，通過針對特定指令集進行硬件的優(yōu)化設計來得到邏輯門最小化的處理器，以此減小電路規(guī)模并降低制造費用。 主要部件主要部件包括：產(chǎn)生程序

5、地址的程序計數(shù)器，存儲指令的指令寄存器，解釋指令的控制邏輯，存放數(shù)據(jù)的通用寄存器堆，以及執(zhí)行指令的ALU等幾個主要部分構(gòu)成。 3.13 什么是微代碼體系結(jié)構(gòu)？微指令的作用什么是微代碼體系結(jié)構(gòu)？微指令的作用是什么？是什么？ 在微碼結(jié)構(gòu)中，控制單元的輸入和輸出之間被視為一個內(nèi)存系統(tǒng)?？刂菩盘柎娣旁谝粋€微程序內(nèi)存中，指令執(zhí)行過程中的每一個時鐘周期，處理器從微程序內(nèi)存中讀取一個控制字作為指令執(zhí)行的控制信號并輸出。 微指令只實現(xiàn)必要的基本操作，可以直接被硬件執(zhí)行。通過編寫由微指令構(gòu)成的微代碼，可以實現(xiàn)復雜的指令功能。微指令使處理器硬件設計與指令集設計相分離，有助于指令集的修改與升級，并有助于實現(xiàn)復雜的指

6、令。3.14微碼體系結(jié)構(gòu)與隨機邏輯體系結(jié)構(gòu)有什微碼體系結(jié)構(gòu)與隨機邏輯體系結(jié)構(gòu)有什么區(qū)別？么區(qū)別？ （1）指令集的改變導致不同的硬件設計開銷指令集的改變導致不同的硬件設計開銷。 在設計隨機邏輯結(jié)構(gòu)時，指令集和硬件必須同步設計和優(yōu)化，因此設計隨機邏輯的結(jié)構(gòu)比設計微碼結(jié)構(gòu)復雜得多，而且硬件和指令集二者中任意一個變化，就會導致另外一個變化。 在微碼結(jié)構(gòu)中，指令設計通過為微碼ROM編寫微碼程序來實現(xiàn)的，指令集的設計并不直接影響現(xiàn)有的硬件設計。因此，一旦修改了指令集，并不需要重新設計新的硬件。 （2）從性能上比較從性能上比較 隨機邏輯在指令集和硬件設計上都進行了優(yōu)化，因此在二者采用相同指令集時隨機邏輯結(jié)構(gòu)

7、要更快一些。但微碼結(jié)構(gòu)可以實現(xiàn)更復雜指令集，因此可以用較少的指令完成復雜的功能，尤其在存儲器速度受限時，微碼結(jié)構(gòu)性能更優(yōu)。微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設計作業(yè)答案第五章第五章 5.10 用16K1位的DRAM芯片組成64K8位存儲器，要求： (1) 畫出該存儲器的組成邏輯框圖。 (2) 設存儲器讀/寫周期為0.5S, CPU在1S內(nèi)至少要訪問一次。試問采用哪種刷新方式比較合理？兩次刷新的最大時間間隔是多少？對全部存儲單元刷新一遍所需的實際刷新時間是多少？ （1）組建存儲器共需DRAM芯片數(shù)N=（64K*8）/（16K*1）=4*8（片）。 每8片組成16K8位的存儲區(qū)， A13A0作為片內(nèi)地址

8、，用A15、A14經(jīng)2:4譯碼器產(chǎn)生片選信號 ，邏輯框圖如下（圖有誤：應該每組8片，每片數(shù)據(jù)線為1根） （2）設16K8位存儲芯片的陣列結(jié)構(gòu)為128行128列，刷新周期為2ms。因為刷新每行需0.5S，則兩次（行）刷新的最大時間間隔應小于： 為保證在每個1S內(nèi)都留出0.5S給CPU訪問內(nèi)存，因此該DRAM適合采用分散式或異步式刷新方式，而不能采用集中式刷新方式。 若采用分散刷新方式分散刷新方式，則每個存儲器讀/寫周期可視為1S，前0.5S用于讀寫，后0.5S用于刷新。相當于每1S刷新一行，刷完一遍需要1281S128S，滿足刷新周期小于2ms的要求； 若采用異步刷新方式異步刷新方式，則應保證兩

9、次刷新的時間間隔小于15.5S。如每隔14個讀寫周期刷新一行，相當于每15S刷新一行，刷完一遍需要12815S1920S，滿足刷新周期小于2ms的要求； 5.11若某系統(tǒng)有若某系統(tǒng)有24條地址線，字長為條地址線，字長為8位，其最位，其最大尋址空間為多少？現(xiàn)用大尋址空間為多少？現(xiàn)用SRAM2114(1K*4)存儲存儲芯片組成存儲系統(tǒng)，試問采用線選譯碼時需要多芯片組成存儲系統(tǒng)，試問采用線選譯碼時需要多少個少個2114存儲芯片？存儲芯片？ 該存儲器的存儲容量=224 *8bit=16M字節(jié) 需要SRAM2114(1K*4)存儲芯片數(shù)目：1681602 /32014MK組 片 組 5.12 在有16根

10、地址總線的機系統(tǒng)中畫出下列情況下存儲器的地址譯碼和連接圖。 （1）采用8K*1位存儲芯片，形成64KB存儲器。 （2）采用8K*1位存儲芯片，形成32KB存儲器。 （3）采用4K*1位存儲芯片，形成16KB存儲器。 由于地址總線長度為16，故系統(tǒng)尋址空間為（1）8K*1位存儲芯片地址長度為13，64KB存儲器需要8個8K*1位存儲芯片，故總共需要16根地址總線，地址譯碼為：其連線圖如下：（2）8K*1位存儲芯片地址長度為13，32KB存儲器需要4個8K*1位存儲芯片故總共需要15根地址總線，地址譯碼為：其連線圖如下：（3）4K*1位存儲芯片地址長度為12，16KB存儲器需要4個4K*1位存儲芯

11、片故總共需要14根地址總線，地址譯碼為：其連線圖如下：方案一：方案二： 5.13試為某8位計算機系統(tǒng)設計一個具有8KB ROM和40KB RAM的存儲器。要求ROM用EPROM芯片2732組成，從0000H地址開始；RAM用SRAM芯片6264組成，從4000H地址開始。 查閱資料可知，2732容量為4K8(字選線12根)，6264容量為8K8(字選線13根)，因此本系統(tǒng)中所需芯片數(shù)目及各芯片地址范圍應如下表所示：硬件連線方式之一如下圖所示： 說明： 8位微機系統(tǒng)地址線一般為16位。采用全譯碼方式時，系統(tǒng)的A0A12直接與6264的13根地址線相連，系統(tǒng)的A0A11直接與2732的12根地址線

12、相連。片選信號由74LS138譯碼器產(chǎn)生，系統(tǒng)的A15A13作為譯碼器的輸入。 各芯片的數(shù)據(jù)總線（D0D7）直接與系統(tǒng)的數(shù)據(jù)總線相連。 各芯片的控制信號線（RD、WR）直接與系統(tǒng)的控制信號線相連。5.14試根據(jù)下圖EPROM的接口特性，設計一個EPROM寫入編程電路，并給出控制軟件的流程。EPROM寫入編程電路設計如下圖所示：寫入編程電路設計如下圖所示： 控制軟件流程：控制軟件流程： （1）上電復位； （2）信號為電平”1”無效（寫模式），信號為電平”0”有效（編程控制模式），軟件進入編程狀態(tài)，對EPROM存儲器進行寫入編程操作； （3）高位地址譯碼信號為電平”1”無效，對存儲器對應0000H

13、3FFFH地址的數(shù)據(jù)依次進行寫入操作（其中高位地址為0、低位地址從0000H到3FFFH依次加1）寫入的值為數(shù)據(jù)總線對應的值。 （4）高位地址譯碼信號為電平”0”有效，對存儲器對應4000H7FFFH地址的數(shù)據(jù)依次進行寫入操作（其中高位地址為1，低位地址從0000H到3FFFH依次加1）寫入的值為數(shù)據(jù)總線對應的值。 （5）存儲器地址為7FFFH時，寫入操作完成，控制軟件停止對EPROM的編程狀態(tài)，釋放對信號和信號的控制。5.15試完成下面的RAM系統(tǒng)擴充圖。假設系統(tǒng)已占用0000 27FFH段內(nèi)存地址空間，并擬將后面的連續(xù)地址空間分配給該擴充RAM。下面方案的問題：下面方案的問題：1 地址不連

14、續(xù)，驅(qū)動設計可能會比較麻煩；地址不連續(xù)，驅(qū)動設計可能會比較麻煩；2 地址重復，浪費系統(tǒng)地址空間；地址重復，浪費系統(tǒng)地址空間；3 不容易理解，實際上使用可能會有問題；不容易理解，實際上使用可能會有問題；5.16某計算機系統(tǒng)的存儲器地址空間為A8000HCFFFFH，若采用單片容量為16K*1位的SRAM芯片，（1）系統(tǒng)存儲容量為多少？（2）組成該存儲系統(tǒng)共需該類芯片多少個？（3）整個系統(tǒng)應分為多少個芯片組？（1）該計算機系統(tǒng)的存儲器地址空間為A8000HCFFFFH，系統(tǒng)存儲容量為：（2）單片容量為16K*1為的SRAM芯片的存儲容量為16Kbit=2KB組成該存儲系統(tǒng)共需該類芯片160KB/2KB=80個（3）題目未給出該系統(tǒng)的數(shù)據(jù)位寬為多少，此處設為8bit位寬則每組芯片組需要8個單片容量為16K*1為的SRAM芯片所有整個系統(tǒng)應分為80/8=10個芯片組。(D0000H-A8000H) 8bit=28000H*8bit=160KB5.17 由一個具有8個存儲體的低位多體交叉存儲體中，如果處理器的訪存地址為以下八進制值。求該存儲器比單體存儲器的平均訪問速度提高多少（忽略初啟時的延時）？（1）10018，10028，10038，11008（2）10028，10048，10068，12008（3）10038，10068，10118，13008此處題目有誤，1001